 |
Блок преобразований кода
|
|
|
|
Блок преобразований кода предназначен для представления результата последовательного суммирования в коде Грея и формирования управляющих сигналов для семисегментных индикаторов. 16-ти разрядное число поступает в данный блок в параллельной форме. Затем оно сохраняется в два 8-ми разрядных регистра DD47 и DD48 с приходом управляющего сигнала C на соответствующие входы регистров. Сигнал C формируется из импульсного сигнала R (сигнал окончания сложения), с помощью схемы выделения переднего фронта, образованной элементами DD26:4, DD26:5, DD26:6, DD49:1, DD49:2 и DD26:1. Для разрешения приема данных на входы L регистров подается уровень логического нуля.
Преобразование 16-ти разрядного числа происходит на 14 элементах ИСКЛЮЧАЮЩЕЕ ИЛИ (DD41:2…DD52:3), при этом знаковый разряд (SN) числа не участвует в преобразовании.
В данном блоке исходное число в двоичном коде также преобразуется в двоично-десятичный код с помощью схемы, составленной из преобразователей двоичного кода в двоично-десятичный (DD53, DD57…DD69). Двоично-десятичный код необходим для формирования управляющих сигналов семисегментных индикаторов. Данные сигналы формируются с помощью дешифраторов DD54, DD55, DD56, DD70, DD71, обладающих собственной памятью. Память необходима для сохранения управляющих сигналов на выходах дешифраторов (т.е. сохранение индикации) до прихода следующей комбинации входных сигналов.
Данные в коде Грея и управляющие сигналы семисегментных индикаторов поступают на выход блока преобразований кода.
Сумматор
Сумматор запускается подачей импульса на сигнал X. В этот момент происходит обнуление всех регистров и триггеров. Т. е. устройство устанавливается в начальное состояние. Сигнал X запускает Блок опорных частот и сообщает блоку выбора числа о том, что происходит подача начальных операндов A и B и разрешено преобразование чисел в обратный код (единица на сигнал INV). После чего операнды поступают на блок ввода числа. Под воздействием тактовых сигналов и управляющих сигналов счетчика, числа преобразуются из параллельного кода в последовательный. Полученные последовательные сигналы синхронно с тактовым сигналом подаются на D‑триггеры, а с выходов D‑триггеров на одноразрядный сумматор DD32:1. Такая подача позволяет синхронизировать информационный сигнал по тактовому. На выходе сумматора получается сумма и перенос, перенос подается обратно на вход сумматора, также через D‑триггер вместе с тактовым сигналом. Начальное значение переноса устанавливается в ноль вместе с подачей импульса на сигнал X. На выходе S0 одноразрядного сумматора получается сумма в последовательном коде. В результате получается синхронная подача суммы, тактирующего сигнала и управляющих сигналов счетчика на блок вывода. Блок вывода преобразует сумму из последовательной формы в параллельную, после чего, сообщает о завершение операции сложения (сигнал R).
|
|
|
Следующий этап сложения – анализ последнего переноса. Поскольку перенос подавался на сумму через D‑триггер значение последнего переноса сохранилось на этом триггере. Значение последнего переноса и сигнал завершения операции сложения подается на элемент И (DD36:1). В случае если сложение завершилось и последний перенос равен 1, на выходе этого элемента получается 1 – признак переноса. Признак переноса подается на блок выбора, сообщая, что в данном случае будут складываться не начальные операнды, а их сумма с единицей. После этого сигнал INV – разрешение инверсии обнуляется, т.е. даже если сумма будет отрицательной ее не надо преобразовать в обратный код, поскольку она и так уже находится в обратном коде. Заключительный этап работы признака переноса – подача его на блок опорных частот и повторный запуск сложения.
|
|
|
Об окончания сложения свидетельствует импульсный сигнал R из блока вывода и нулевой последний перенос. В случае если эти условия выполняются, результат преобразуется в прямой код и подается на выход вместе с признаком переполнения и сигналом завершения операции сложения. До формирования сигнала завершения все сигналы на выходе равны нулю. Результат сложения поступает в блок преобразований кода, на выходе которого формируются код Грея и сигналы управления семисегментными индикаторами.
В схеме предусмотрен контроль по модулю два, который реализован на триггерах DD72, DD73 и двух элементах ИСКЛЮЧАЮЩЕЕ ИЛИ DD41:2, DD41:3.
Заключение
В результате выполненной работы был разработан 16-ти разрядный последовательный сумматор двоичных чисел с фиксированной запятой. Сумматор полностью отвечает требованиям, заданным в техническом задании. В работе были использованы элементы ТТЛ логики маломощных серий. Разработаны средства встроенного контроля работы сумматора методом контроля по модулю два. Обеспечено преобразование результата суммирования в код Грея и формирование управляющих сигналов семисегментных индикаторов для отображения суммы в десятичном представлении.
Список литературы
1. Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ: Справочник. – М.: Машиностроение, 1993. – 256 с.: ил.
2. Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах: Справочник. – М.: Радио и связь, 1990. – 304 с.: ил.
3. Угрюмов Е.П. Цифровая Схемотехника: Учеб. пособие для вузов. – 2‑ое изд., перераб. и доп. – СПб.: БХВ-Петербург, 2004. – 800 с.: ил.
4. Файзулаев Б.Н., Тарабрин Б.В. Применение интегральных микросхем в электронной вычислительной технике: Справочник. – М.: Радио и связь, 1986.
5. Шило В.Л. Популярные цифровые микросхемы: Справочник. – М.: Радио и связь, 1988.
|
|
|
