 |
Короткі теоретичні відомості
|
|
|
|
Компаратор – це пристрій, який призначено для порівняння миттєвих значень вхідних сигналів. В залежності від характеру порівнюваних сигналів компаратори розділяють на аналогові та цифрові. Принципи дії аналогових компараторів були розглянуті в попередніх лабораторних роботах, тому в подальшому будемо розглядати цифрові.
Цифровий компаратор виконує порівняння двох чисел, представлених у двійковій формі та формує логічний вихідний сигнал. Швидкодія сучасних цифрових компараторів становить одиниці наносекунд, а розрядність аргументів може коливатись від 4 до 8 біт.
Найчастіше цифрові компаратори використовують для перевірки аргументів на рівність. Дана операція реалізується за допомогою ФАЛ, що наведена у виразі (19.1):
де А,В – аргументи операції порівняння, Y – результат операції порівняння. Дана ФАЛ найбільш просто реалізується за допомогою логічного елемента «ВИКЛЮЧНЕ АБО» (XOR), умовні позначення та таблиця істинності якого зображені на рис. 19.1. З таблиці істинності елемента також видно, що результат операції, для правильності, необхідно інвертувати.
| 
| 
|
| а) | б) | в) |
| Рисунок 19.1 – Умовні позначення елемента «ВИКЛЮЧНЕ АБО» за стандартами ANSI (а) та DIN (б) та таблиця істинності елемента (в) |
Очевидно, що два двійкових числа є рівними лише тоді, коли рівними є всі їх розряди (біти). З даного твердження випливає узагальнений вираз (19.2) ФАЛ визначення рівності багаторозрядних двійкових чисел:
На сьогоднішній день розповсюдженими є інтегральні мікросхеми цифрових компараторів. Дані мікросхеми мають високу швидкодію, а також можуть визначати знак нерівності (A>B або A<B). Всі вихідні сигнали, як правило представлені окремими лініями. Умовні позначення інтегрального компаратора зображено на рис. 19.2.
|
|
|
| 
|
| а) | б) |
| Рисунок 19.2 – Умовні позначення цифрового компаратора за стандартами ANSI (а) та DIN (б) |
Шини А та В компаратора призначені для введення двійкового представлення чисел, які необхідно порівняти. При цьому, вхід під номером 0 представляє наймолодший біт числа, тобто число 1011 (11) на шині А (В) буде мати наступне представлення: А0 = 1, А1 = 1, А2 = 0, А3 = 1. Виходи OAGTB, OAEQB, OALTB представляють сигнали порівняння A>B, A=B та A<B відповідно.
У разі правильного налаштування компаратора в кожному конкретному випадку логічна «1» має бути присутня лише на одному з даних виводів. Входи AGTB, AEQB та ALTB використовуються для каскадного з’єднання декількох компараторів з метою збільшення розрядності порівнюваних чисел. Для цього виходи компаратора з’єднуються з відповідними каскадними входами (наприклад, OAGTB та AGTB). При цьому вихідні сигнали першого компаратора представляють результат порівняння молодших бітів чисел А та В. Якщо ж порівнюються числа, розрядність яких менша за розрядність компаратора або рівна такій, необхідно заземлити надлишкові входи та встановити рівень логічної «1» на вході OAEQB.
Варто зазначити, що всі логічні пристрої в системі Multisim мають вбудоване живлення. При цьому найменування шин живлення є фіксованим та залежить від технології, за якою побудовано певний елемент (ТТЛ чи КМОП). Номінали напруг живлення для шин ТТЛ та КМОП можуть бути різними, але зберігаються для однієї шини у межах проекту. Тобто, в одному проекті напруга живлення всіх КМОП-пристроїв може становити 5 В або будь-яке інше значення. Опорний потенціал також може бути обраний. На рис. 19.3 зображено вікно бази компонентів з виділеними шинами живлення логічних елементів.
Рисунок 19.3 – Вікно бази пристроїв Multisim з джерелами живлення
|
|
|
На рис. 19.3 1 – шина заземлення цифрових пристроїв; 2 – шина позитивної напруги для живлення ТТЛ-пристроїв; 3 – шина позитивної напруги для живлення КМОП-пристроїв; 4 – шина негативної напруги для живлення цифрових пристроїв; шина негативної напруги для живлення КМОП-пристроїв. При проектуванні та дослідженні схем на базі цифрових елементів рекомендується додержуватись єдиної робочої напруги. Наприклад, компаратор 74HC85AN_4V має номінальну напругу живлення 4 В, тому для забезпечення сумісності всіх пристроїв схеми рекомендується обирати значення напруги на шині VDD рівним 4 В.
При моделюванні цифрових схем досить часто виникає необхідність в одночасному контролі стану великої кількості цифрових ліній. Застосування осцилографа для вирішення даної задачі є незручним переважно із-за малої кількості вбудованих каналів (від 2 до 4). Тому, для моделювання логічних схем зручніше використовувати логічний аналізатор (рис. 19.4).
| 
|
| а) | б) |
| Рисунок 19.4 – Піктограма на панелі інструментів (а) та умовне позначення (б) логічного аналізатора |
Даний пристрій дозволяє одночасно аналізувати стан до 16 цифрових входів. У якості джерела тактових імпульсів пристрій може використовувати внутрішній або зовнішній (вхід «С») тактовий генератор. Також процес захвату сигналу може бути запущено прямокутним імпульсом на вході «Q». Вихід «Т» слугує для оповіщення користувача про виникнення завчасно запрограмованої ситуації (наприклад, формування певного двійкового числа на логічних входах). Вигляд вікна інструмента «Логічний аналізатор» зображено на рис. 19.5.
Рисунок 19.5 – Зовнішній вигляд вікна інструмента «Логічний аналізатор»
Область перегляду подібна до такої в осцилографа. Один під одним розміщено 16 сигналів. Зліва від кожного сигнала відображено номер вузла, з якого даний сигнал захоплюється. Три нижніх сигнали – це тактовий (внутрішній або із входу «С»), сигнал із входу «Q» та сигнал на виході «Т». Кнопки, що розташовані в області 1 надають користувачеві змогу керувати процесом захоплення синалу та режимом його відображення. В аналізаторі наявні 2 «пробники», які дозволяють виміряти проміжок часу між двома станами ліній (блок 2) та визначити стани всіх ліній у вигляді шістнадцяткових чисел (блок 3).
|
|
|
Блок 4 призначено для налаштування тактового генератора. В полі «Clocks/Div» можна вказати масштаб епюри за тактовими імпульсами, що дає змогу спростити аналіз сигнаів, що повільно змінюються. Флаги «External(C)» та «Qualifier(Q)» сповіщують про наявність підключення до однойменних виводів пристрою. Також можливим є налаштування тригера спеціальних подій (блок 5). Приклад підключення логічного аналізатора до схеми порівняння двохрозрядних чисел зображено на рис. 19.6. Під час моделювання використовувався внутрішній тактовий сигнал.Задіяні входи компаратора підключено до шини відємної напруги для однозначного визначення значення напруги на вході коли перемикач розімкнено.
| 
|
| а) | б) |
| Рисунок 19.6 – Схема порівняння двохрозрядних двійкових чисел (а) та процес моделювання її роботи (б) |
|
|
|
