Главная | Обратная связь | Поможем написать вашу работу!

Структурная схема МПС в минимальном режиме работы МП

На рис. 3.5. показана типовая структурная схема МПС, построенная на базе МП К1810ВМ86, работающего в минимальном режиме. Для разделения сигналов адреса и данных используются буферные регистры К580ИР82 и шинные формирователи К580ВА86. В первом такте Т1 (см.рис.3.4) машинного цикла по сигналу ALE происходит запись значений разрядов адреса и сигнала ВНЕ в буферные регистры К580ВА86.

Адрес хранится в буферных регистрах в течение всего машинного цикла. Так как на вход ОЕ подан низкий уровень, то сигналы адреса с выходов МП через шинные формирователи попасть на ШД не могут, поскольку сигнал в течение такта Т1 имеет высокий уровень. Начиная с такта Т2 (в цикле записи), на выходах АД0-АД15 формируются сигналы разрядов данных, которые проходят через шинные формирователи на ШД, так как на их управляющие входы ОЕ подан сигнал разрешения передачи DEN низкого уровня, а на входы Т - сигнал DT/R высокого уровня. В цикле чтения сигналы данных проходят через шинные формирователи в обратном направлении, так как сигнал DT/R имеет низкий уровень. Сигналы данных не могут быть записаны в буферные регистры, поскольку сигнал ALE в этот момент имеет низкий уровень.

Запись или чтение байтов из памяти производится во время подачи управляющих сигналов WR или RD.

Чтобы из памяти могли быть выбраны два любых байта как одно 16-разрядное слово, вся адресуемая область памяти физически делится на две секции емкостью до 512 К.

+ V

MN/MX ШУ

M/IO

INTA

DT/R

МП

DEN ША

ВМ86

ALE STB OE А0 - А20

BHE

AD19- AD0 A

Дешифратор

SR CLK RDY T ШД

OE D0 - D15

A B

Генератор BHE A1 A0 WR RD CS D0-D7 WR RD INTA

A20 D0-D16

RDY RDY Память RDY Интерфейс

RESET

Рис.3.5. Структурная схема МПС в минимальном режиме работы МП

Одна секция (рис. 3.6) связана с младшей половиной ШД (Д7-Д0), а другая - со старшей (Д15-Д8).Разряды ША (А19-А1) используются для выбора ячеек памяти из обеих секций. Младший разряд адреса А0 используется для выбора секции. Секция, связанная с разрядами Д7-Д0, называется младшей секцией, а секция, связанная с разрядами Д15-Д8,- старшей.

Младшая секция содержит ячейки памяти с четными адресами и выбирается, когда А0=0. Старшая секция содержит ячейки памяти с нечетными адресами и выбирается по отдельному сигналу ВНЕ.

512 К 512К

00001 00002

00003 00004

FFFFD FFFFC

FFFFF FFFFE

(D15- D8)

BHE (D7- D0)

19 A0

(A19-A1)

Рис. 3.6. Разбиение памяти на секции

В табл. 3.2 указан порядок передачи содержимого ячеек памяти в зависимости от состояния сигналов ВНЕ и АО. Из таблицы следует, что МП

Таблица 3.2

	А0	Передача байтов из памяти
		Из четного и нечетного адреса Из нечетного адреса Из четного адреса Ничего не передается

может выбирать байты одновременно из старшей и младшей секций в формате 16- разрядного слова.

Когда младший байт слова содержится в ячейке памяти с четным адресом, т.е. в младшей секции, говорят, что слово выровнено на четную границу и выборка его осуществляется за один машинный цикл. Если производится обращение к слову, не выровненному на четную границу (младший байт расположен по нечетному адресу), то выполняется два последовательных машинных цикла. В первом цикле пересылается младший байт из старшей секции по разрядам Д15-Д8 (ВНЕ=0, А=1), а во втором цикле адрес увеличивается на единицу, следовательно, А0=0 и старший байт выбирается по четному адресу (ВНЕ=1, А0=0) по разрядам Д7-Д0.

Внутри МП пересылка старшего и младшего байта на соответствующие половины слова производится автоматически.

Восьмиразрядные порты устройства ввода/вывода (УВВ) могут быть подключены к старшей (Д8-Д15) или к младшей (Д0-Д7) половине ШД.

Для равномерного распределения нагрузки необходимо к обеим половинам ШД подключить равное число портов.

Если порты одного УВВ подключены к старшей половине ШД, то все адреса портов должны быть нечетными (А0=1). Если УВВ подключено к младшей половине ШД, то адреса его портов должны быть четными (А0=0).

При таком распределении адресного пространства обеспечивается простое управление направлением передачи 8-разрядных данных по старшей (нечетно-адресуемые байты) или по младшей (четно-адресуемые байты) половине 16-разрядной ШД.

При использовании 16-разрядных портов с целью упрощения процесса выбора УВВ необходимо присваивать им четные адреса.

Выбор интерфейсной БИС производится, как обычно, подачей низкого уровня на вход выбора микросхемы СS. Сигнал СS вырабатывается дешифратором при поступлении на его входы сигналов адреса порта.

На рис. 3.7 показана типовая структурная схема МПС, построенная на базе МП К1810ВМ86, работающего в максимальном режиме. Отличием данной схемы от схемы рис. 3.5 является способ образования управляющих сигналов. Для их формирования служит специальная БИС системного контроллера (СК). В табл. 3.3 показана зависимость управляющих сигналов от состояния сигналов SO, SI, S2.

МП переходит из пассивного состояния в одно из семи возможных состояний по переднему фронту такта Т4 предыдущего машинного цикла или холостого такта Т5.

По заднему фронту каждого такта контроллер опрашивает сигналы состояния SO, SI, S2. В такте Т1 вырабатывается сигнал ALE, а в следующих тактах - сигналы управления шинными формирователями и сигналы чтения () или записи ().

МП не возвратится в пассивное состояние, пока не получит подтверждение "готовность" от устройства памяти или УВВ.

Таблица 3.3

	Cостояние МП	Обозначение управляющих сигналов
0 0 0	Подтверждения прерывания
0 0 1	Чтение из УВВ
0 1 0	Запись в УВВ
0 1 1	Останов	-
1 0 0	Выборка команды
1 0 1	Чтения из памяти
1 1 0	Запись в память
1 1 1	Пассивное

N/MX CLK INTA

AMWC

S0 S0 AIOWC ШУ

S1 S1

S2 S2 MRDC

MWTC

DEN JORC

DT/R JOWC

LOCK

МП ALE CК

ША

ВМ86

STB А0 - А20

BHE OE

AD19- AD0 A ШФ

Дешифратор

SR CLK RDY

T ШФ ШД

ОЕ D0 - D15

A B

Генератор BHE A0 WR RD CS D0-D7 WR RD

A1-A20 D0-D15

RDY RDY Память RDY Интерфейс

RESET

Рис. 3.7. Структурная схема МПС в максимальном режиме работы МП

В максимальном режиме к системной шине могут быть подключены несколько МП. С помощью выходного сигнала LOCK, который устанавливается программно командой LOCK, МП может получить монопольный доступ к системной шине. Кроме того, функционирование нескольких процессоров может быть организовано путем анализа сигналов QS0 и QS1, которые дают информацию о состоянии очереди команд (табл. 3.4).

Таблица 3.4

QS1	QS0	Состояние очереди
		Нет операций (в последнем такте из очереди ничего не выбиралось)
		Первый байт (байт, выбранный из очереди, был первым байтом команды)
		Очередь пуста (очередь очищена в результате выполнения команды перехода)
		Последующий байт (байт, выбранный из очереди, был не первым)

⇐ Предыдущая 12 13 14 15 161718 19 20 21 Следующая ⇒