Главная | Обратная связь | Поможем написать вашу работу!

Тригери на логічних елементах

Тригери – спускові або регенеративні пристрої з двома можливими стійкими станами, в які вони можуть встановлюватися керуючими вхідними сигналами, і можуть запам’ятовувати 1 біт інформації.

Існує велика кількість різновидностей тригерів, які відрізняються за видом вхідних і вихідних сигналів, а також за способом керування станами запису інформації в тригер.

За видом вхідних сигналів розрізняють тригери з імпульсним і потенціальним керуванням. В цифрових пристроях в основному застосовують тригери з потенціальним керуванням.

За способом запису інформації тригери діляться на асинхронні та синхронні. В асинхронних тригерах момент перемикання визначається моментом зміни кодової комбінації на інформаційних входах. В синхронних тригерах зміна станів здійснюється в строго визначені моменти дії спеціальних тактових імпульсів. Синхронізація тригерів відбувається за рівнем тактового сигналу або за його додатному чи від’ємному фронту.

За видом вихідних сигналів розрізняють статичні і динамічні тригери. В статичних тригерах стійкі стани ідентифікуються за рівнями постійних напруг на їх виходах. Стани динамічних тригерів визначаються за наявністю або відсутністю на виходах безперервної серії імпульсів. Найбільше розповсюдження в цифровій схемотехніці отримали статичні тригери.

Функціонально тригер можна представити у вигляді елемента пам’яті із схемою керування (рис.4.19). елемент пам’яті зберігає інформацію про результати попередньої дії на тригер. Схема керування реалізує правила реагування тригера на різні вхідні сигнали та їх комбінації. В кінцевому рахунку схема керування виробляє сигнали, які забезпечують зберігання інформації в елементі пам’яті, підтвердження стану або перемикання запам’ятовуючого елементу в новий стан. В двійковому тригері для зміни станів запам’ятовуючого елементу достатньо виробити сигнали установки в одиничний стан (Установка «1») і в нульовий (Установка «0»). Відсутність сигналів установки відповідає режиму зберігання інформації, а їх одночасна дія призводить до невизначеного результату, тому таке керування зазвичай не використовується.

За реакцією тригера на вхідні керуючі дії розрізняють наступні види входів: S – вхід для установки тригера в стан «1» (Q = 1);

S Установка «1»

R Q

K Установка «0»

Рис. 4.19. Функціональна схема тригера

R – вхід для збросу тригера в стан «0» (Q = 0);

D – вхід для установки тригера в стан «1» при D=1 або «0» при D=0 з затримкою перемикання виходів Q і по відношенню до входу D;

Т – вхід перемикання тригера в протилежний стан;

J, K – входи для установки і збросу тригера в стан відповідно «1» і «0» аналогічно входам S і R; відмінність в тому, що одночасне збудження входів S і R обумовлює невизначеність переходу тригера в один із двох можливих станів, а одночасне збудження входів J і K викликає однозначно зміну стану тригера аналогічно входу Т;

С – вхід синхронізації для точного задання моментів перемикання станів тригера(перемикання тригера, запис чи зберігання інформації здійснюється лише після поступання на вхід С тактового імпульсу, який сприймається по передньому або задньому фронту);

V – вхід для дозволу або заборони реагування тригера на відповідні керуючі входи.

Розглянемо різновидності тригерів і принципи їх функціонування.

RS-тригери. RS-тригер - двовходовий цифровий елемент, який при подачі активного сигналу на S-вхід і неактивного сигналу на R- вхід, встановлюється в одиничний стан; при подачі активного сигналу на R -вхід і неактивного сигналу на S -вхід встановлюється у нульовий стан; одночасна подача двох активних сигналів на S - і R -вхід заборонена, якщо така ситуація виникає, то для стану тригера це не має значення.

На рис. 4.20,а наведено схему RS -тригера на елементах АБО-НЕ, на рис. 4.20,6 - умовне графічне зображення, а на рис. 4.20,в - часові діаграми роботи тригера. Дана схема RS-тригера керується неінверсними сигналами, а забороненою комбінацією є випадок, коли S =1 і R = 1.

Рис. 4.20. Схема RS-тригера на елементах АБО-НЕ (а), його умовне графічне позначення (б) і часові діаграми роботи (в).

Аналогічно можна реалізувати RS -тригер на логічних елементах І-НЕ. На рис. 4.21,а подано схему RS -тригера на елементах І-НЕ, на рис. 4.21,6 -умовне графічне зображення, а на рис. 4.21,в - часові діаграми роботи тригера.

Рис. 4.21. Схема RS-тригера на елементах І-НЕ (а), його умовне графічне позначення (б)

і часові діаграми роботи (в)

Даний RS-тригер на елементах І-НЕ керується інверсними сигналами. У режимі зберігання інформації на входи і подається "логічна 1", керування здійснюється подачею на відповідний вхід рівня "0", а забороненою комбінацією є випадок, коли S =0 і R = 0, тоді тригер не реагує на подачу сигналів.

D-тригери. До D-тригера належить послідовнісний бістабільний пристрій з одним інформаційним входом D і входом синхронізації, який у момент дії синхронізуючого рівня або фронту встановлюється у стан, що визначається логічним рівнем сигналу на вході D, а в проміжку між синхроімпульсами перебуває в режимі зберігання інформації. Можна реалізувати і асинхронні D-тригери, які не мають практично застосування.

Синхронний D-тригер наведено на рис. 4.22.

Рис. 4.22. Схема D-тригера на елементах І-НЕ (а), його

умовне графічне позначення (б) і часові діаграми роботи (в)

Якщо на синхронізуючий вхід D-тригера подати рівень С=0, що є домінуючим для логічних елементів DD1 і DD2, на їх виходах встановляться рівні

= = 1, які не залежать від стану інформаційного входу D і забезпечують режим зберігання асинхронного тригера на логічних елементах DD3 і DD4. При С= 0 інформаційний вихід однозначно визначається станом виходу елементу DD1, який у свою чергу зумовлює інверсний рівень на виході елементу DD2. Якщо при цьому = 0, тригер встановлюється в нульовий стан, тобто тригер записує інформацію, подану на вхід D до встановлення синхронізуючого рівня С=1. Відповідно, інформація на виході D-тригера з'явиться із затримкою відносно інформації на вході D.

Т-тригери. До Т-тригера належить послідовнісний бістабільний пристрій з одним керувальним входом Т, який кожним вхідним сигналом перемикається у протилежний стан.

Т-тригери, режим їхньої роботи і керувальний вхід називають лічильниками.

Графічне зображення асинхронного Т-тригера і часові діаграми роботи наведено рис. 4.23, а і б.

Якщо проаналізувати діаграми роботи Т-тригера, то перемикання виходів відбувається при подачі вхідних сигналів на інверсні входи S і R, при цьому вхід S перемикає вихід в "1", вхід R - у "0".

Рис. 4.23. Графічне позначення Т-тригера (а)

і часові діаграми його роботи (б).

JK-тригер. Універсальний JK -тригер - це послідовнісний регенеративний бістабільний пристрій з двома інформаційними входами J і К, які у випадку вхідної комбінації J=K=1 перемикають його у протилежний стан, а при будь-яких інших комбінаціях вони функціонують як RS-тригер, в якого роль входів S і R виконують відповідно входи J і К.

Рис. 4.24. Графічне позначення JK-тpигера (а) і часові діаграми роботи (б)

Графічне зображення універсального JK-тригера і часові діаграми роботи наведено на рис. 4.24, а, б.

Длязабезпечення лічильного режиму роботи JK-тригер за аналогією з Т-тригером має елемент затримки або виконаний за двотактною схемою.

Невизначеним станом вважається, коли J=K= 0. Для всіх інших комбінацій J і К при наявності тактових імпульсів на вході С тригер буде змінювати стан на виходах і відбуватиметься поділ вхідних імпульсів за модулем "2"

Графічне зображення тригерів, зокрема RS-тригера і D-тригера, наведено на рис. 4.25.

Рис. 4.25. Приклади графічного позначення тригерів:

а - RS-тригер К561ТР2;

б - D-тригер К155ТМ2;

в - JK-тригер К555ТВ6.

4.3.3. Двійковий лічильник та дільник частоти

Лічильниками називають послідовнісні цифрові пристрої, призначені для підрахунку і запам'ятовування числа імпульсів, що надійшли у певному часовому інтервалі на його лічильний вхід.

За характером зміни стану лічильника вхідними імпульсами розрізняють лічильники підсумовування, віднімання і реверсивні. За способом організації переносів між розрядами їх можна розділити на лічильники з послідовним, наскрізним, паралельним і комбінованим переносом. Лічильники з послідовним і наскрізним переносом називають асинхронними, а з паралельним - синхронними.

Асинхронні лічильники. В асинхронних лічильниках відсутня загальна для всіх розрядів синхронізація і перехід розрядів у новий стан проходить послідовно розряд за розрядом. Послідовний лічильник можна виконати у вигляді ланцюжка Т-тригерів, для кожного з яких лічильний імпульс формується тригером сусіднього молодшого розряду (рис. 4.26,а). Лічильний режим JK-тригера буде, коли J=K= 1. Тому на рис. 4.26,а входи J і К тригера вільні, що еквівалентно подачі логічного рівня "1". Із діаграми роботи (рис. 4.26,6) бачимо, що час встановлення лічильника залежить від кількості розрядів, що послідовно перемикаються.

Перевагою послідовного лічильника є мінімізація кількості мікросхем і електричних зв'язків, що спрощує розведення ліній зв'язку і підвищує захист схеми від завад. Основний недолік - низька швидкодія, яка є тим нижчою, чим вищий коефіцієнт рахунку К_рах = 2 ^N, де N - число розрядів.

Рис. 4.26. Схема трирозрядного послідовного лічильника імпульсів

на JK-тригерах (а) і часова діаграма його роботи (б).

Одним із способів підвищення швидкодії асинхронних лічильників є організація переносів між розрядами через додаткові логічні елементи

Залежно від кількості розрядів N лічильники реалізують коефіцієнт рахунку К_рах = 2^N і їх можна використовувати в ролі подільника частоти

Рис. 4.27. Схема лічильника-подільника частоти на 3 на JK—тригерах (а) і часові діаграми роботи (б).

Оскільки цифрова схемотехніка має у наявності прості подільники частоти з коефіцієнтом рахунку К_рах = 2, 3, 4, 5, 6, 7, 8, 10, то велика кількість подільників частоти з К_рах, що розкладаються на прості множники, будується на їх основі. Необхідне Крах одержують введенням в лічильник зворотних зв'язків. Якщо між входом і виходом тригера ввімкнений подільник частоти на довільне натуральне число п, то така схема забезпечує поділ частоти на

К_рах = 2п + 1.

На рис. 4.27 наведено подільник частоти на 3, який реалізований при п = 1, що відповідає прямому зв'язку між вхідним DD1 і вихідним DD2 тригерами.

Синхронні лічильники. До синхронних, або паралельних, відносять лічильники, в яких перемикання розрядів проходить одночасно, незалежно від віддаленості розряду від лічильного входу. Це досягається подачею на всі тригери синхронізуючих імпульсів, які додатним чи від'ємним фронтом викликають перемикання тригера згідно з логікою роботи лічильника.

Рис. 4.28. Схема синхронного лічильника на JK-тригерах (а) і часові діаграми роботи (б)

Схема простого підсумовуючого синхронного лічильника наведена на рис. 4.28. Потенціал переносу формується послідовно з розповсюдженням "логічної 1" через вентилі DD1, DD2, DD3. Накопичення затримки за рахунок вентилів ланки переносу зумовлюється взаємним зміщенням лічильних імпульсів Т і імпульсів переносу Рі (рис. 4.28,6).Розглянемо мікросхеми деяких лічильників імпульсів, що серійно виготовляються промисловістю.

Чотирирозрядний двійково-десятковий лічильник серій мікросхем К133ИЕ2, К134ИЕ2, К155ИЕ2 і К555ИЕ2, графічне зображення якого наведено на рис. 4.29,а, складається з лічильника за модулем 2 з входом С1 і виходом 1 і лічильника за модулем 5 з входом С2 і виходами 2, 4, 8. З'єднуючи виводи 1 і С2 або 8 і С1, одержимо лічильник за модулем 10. Входи R забезпечують три режими роботи: встановлення "0" при R₁=R₂= 1 і R₃=R₄= 0, встановлення "9" при R₃=R₄= 1 і довільних станах R₁і R₂ і режим "рахунок" при R₁=R₂=R₃=R₄= 0. Перемикаються тригери за заднім фронтом сигналів С1 і С2.

Лічильники К133ИЕ4, К155ИЕ4 (рис. 4.29,6) складаються з ізольованого тригера і лічильника за модулем 6. З'єднуючи виводи С1 і 8 або С2 і 1, одержуємо лічильник за модулем 12. При R₁=R₂ = 1 проводиться встановлення "0", при R₁=R₂ = 0 реалізується режим підрахунку. Перемикаються тригери за заднім фронтом лічильного сигналу.

Рис. 4.29. Графічне позначення мікросхем лічильників:

а - К133ИЕ2, К155ИЕ2, К555ИЕ2; б - К133ИЕ4, К155ИЕ4;

в - К133ИЕ5, К134ИЕ5, К155ИЕ5; г - К133ИЕ6, К155ИЕ6, К555ИЕ6;

д - К133ИЕ8, К155ИЕ8; е - К56ШЕ15.

Лічильники серії К133ИЕ5, К134ИЕ5, К155ИЕ5 (рис. 4.29, в) складаються з ізольованого тригера з лічильним входом С1 і виходом 1 і лічильника (трирозрядного двійкового) з входом С2 і виходами 2, 4, 8. З'єднуючи входи С1 і 8 або С2 і 1, одержуємо чотирирозрядний двійковий лічильник, у якого при R₁=R₂ = 1 проводиться встановлення "0", а при R₁=R₂ = 0 реалізується режим лічильника. Перемикаються тригери за заднім фронтом лічильного сигналу.

Десятковий реверсивний лічильник К133ИЕ6, К155ИЕ6, К555ИЕ6 (рис. 4.29,г) працює в режимі встановлення "0" при R= 1 (стан інших входів не має значення), приймання коду з входів d_I при R=V=0 і зберігання коду або рахування при R= =0. У режимі рахування стан виходів змінюється за наростанням перепаду сигналу на вході (+1) або (-1).

Шестирозрядний лічильник К133ИЕ8, К155ИЕ8 (рис. 4.29, д) використовується як подільник частоти сигналу С з коефіцієнтом М/64, де M = D₅ + 2D₄ + 2²D₃ + 2³D₂ + 2⁴D₁+ 2⁵D₀; D, - цифри на відповідних входах. Число М рівне числу імпульсів на виході Q або , що видає лічильник на кожні 64 вхідні імпульси С. Для каскадування ИЕ8 використовують виводи BJ, S, V₁, V₂.

Особливу увагу заслуговує подільник частоти К56ШЕ15 зі змінним коефіцієнтом ділення від 3 до 15999 (рис. 4.29,е). Коефіцієнт ділення задається кодом на входах J_і.

Регістри

Регістр - це послідовнісний цифровий пристрій, призначений для приймання, зберігання, простих перетворень і передачі двійкових чисел.

Під простими перетвореннями розуміється зсув чисел на задану кількість розрядів, перетворення послідовного двійкового коду у паралельний і паралельного у послідовний. Базовими елементами регістрів є тригери, які доповнюються комбінаційними логічними елементами для реалізації різних зв’язків між розрядами регістра для управління прийманням і передачею операндів. Основне функціональне призначення регістрів - оперативна пам’ять для багаторозрядних двійкових чисел.

Залежно від способу приймання і передачі двійкової інформації
розрізняють паралельні, послідовні, послідовно-паралельні, паралельно-
послідовні й універсальні регістри.

Паралельні регістри. У паралельних регістрах або регістрах пам’яті, ввід-вивід всіх розрядів числа проводиться одночасно за один такт. При побудові паралельних регістрів використовуються прості асинхронні RS-тригери і синхронні RS- і D-тригери. На рис. 4.30 подано варіанти паралельних регістрів, які відрізняються типом тригерів і складом вхідних-вихідних інформаційних шин. У регістра на основі асинхронних RS -тригерів (рис. 4.30,а) перед занесенням п- розрядного числа з входів х1,..., х_n необхідно попередньо провести скидання всіх тригерів у нульовий стан. Скидання проводиться сигналом R= 0. Введення інформації в регістр проходить за сигналом А= 1, R= 1. Якщо на деякому i-му вході Х_i= 1, то і даний тригер (з інверсним керуванням) перемкнеться у стан "1". При Х_i= 0 і і-тригер збереже стан "0". Виведення інформації із регістра здійснюється за сигналом В= 1, який визначає стан виводів . Якщо В = 0, то на всіх виходах встановлюються рівні "логічна 1", а при В = 1 буде . Основний недолік даного регістра -необхідність попередньої його очистки, тому оновлення інформації відбувається за два такти.

Регістр (рис. 4.30, б) також побудований на асинхронних RS -тригерах і не вимагає попередньої очистки інформації, оскільки її поновлення проходить встановленням тригерів у стан "1" і "0" за один такт. Для цього на вході регістра необхідно вдвоє більше логічних елементів і ліній зв'язку. У схемі показаний спосіб видачі інформації у прямому коді (команда В= 1). Асинхронні RS -тригери в поєднанні з вхідними вентилями фактично утворюють варіанти синхронних RS -тригерів.

На рис. 4.30,в наведена схема паралельного регістра на основі синхронних D-тригерів.

Послідовні регістри. У послідовних регістрах (зсуваних) введення-виведення інформації здійснюється через один інформаційний вхід і вихід порозрядно зі зсувом числа. За один такт введена або виведена інформація зсувається на один розряд вправо або вліво. Зсувані регістри, які за командою керування реалізують зсув інформації вправо або вліво, називають реверсивними.

На рис. 4.31,а наведено зсувний регістр на D-тригерах, а на рис. 4.31,6 - часову діаграму зсуву інформації.

Вводити інформацію можна послідовно із входів х з наступним зсувом її вправо на рдин розряд за синхроімпульсом по входу С або паралельно із входів А за сигналом І=1асинхронним записом числа в попередньо очищений регістр (сигнал R=0 асинхронного скидання тригерів у стан "0"). Додатний фронт синхроімпульсу С=1 забезпечує запис інформації з входів D і х в тригери першого ступеня. Вихідні рівні тригерів залишаються незмінними.

Від’ємний фронт синхроімпульсу, входи D-тригерів блокує, а рівні на виходах перемкнуться.

Рис Рис.4.31. Схема зсуваного регістра (а)

і часові діаграми зсуву інформації (б).

Рис.4.30. Схеми паралельних регістрів:

а - на асинхронних RS-тригерах; б - на асинхронних RS-тригерах без необхідності попередньої очистки інформації; в-на синхронних D-

тригерах.

Схеми деяких типів регістрів наведено на рис. 4.32.

Регістр К155ИР1 (К133ИР1, К134ИР1, К555ИР1) (рис. 4.32,а) реалізує дві мікрооперації: приймання коду з входів D при V = 1 і зсув вправо при V = 0, які виконуються за спадом сигналів С1 і С2відповідно. При інших станах входів V, СІ і СІ здійснюється зберігання інформації.

Рис. 4.32. Графічне позначення мікросхем регістрів:

а - К155ИР1, К133ИР1, К134ИР1, К555ИР1;

б - К133ИР13,К155ИР13;

в - К5$5ИР22(ИР23), К531ИР22(ИР23);

г - К555ИР27.

Регістр К133ИР13 (К155ИР13) (рис. 4.32,6) реалізує наступні мікрооперації: встановлення "0" при R=0, зсув вліво при R =S₀ = = 1, зсув вправо при R = S₁ = = 1, приймання інформації з входів D0-D7 при R = S₀ = S₁= 1. Ці операції виконуються при наростанні синхроімпульсу по С. При інших комбінаціях на входах R, S₀, S₁ реалізується режим зберігання.

При запису інформації в регістр К133ИР13 можна у паралельному коді її і зчитати з виходів Q0-Q7.

Регістр К555ИР22 (ИР23) (рис4.32,в) є паралельним і має наступні мікрооперації: запис інформації у регістр без попередньої очистки при РЕ=1 (для ИР23 - за наростанням сигналу), видача інформації на вихід при Е0= 0. Якщо Е0 = 1, то на виходах Q1-Q8 буде високоомний стан.

⇐ Предыдущая 56 57 58 59 60 61 62 636465 Следующая ⇒