Архитектура микропроцессора типа КР580ВМ80. Слово состояния и машинные циклы

В МПСУ используются различные типы микропроцессоров. Все они работают практически одинаково. Выбор МП типа КР580ВМ80 продиктован тем, что его архитектура стала базовой для всех последующих поколений МП, применяемых в МПСУ, а также вместе с ним впервые был разработан законченный набор интерфейсных схем. Освоив этот МП и комплект интерфейсных схем, можно самостоятельно освоить другие их типы.

На рисунке 1.4 приведена структурная схема микропроцессора КР580ВМ80А. Кратко рассмотрим её узлы.

Рисунок 1.4 – Структурная схема микропроцессора КР580ВМ80А

Регистры данных. Для хранения участвующих в операциях данных предусмотрено семь 8-разрядных регистров. Регистр А, называемый аккумулятором, предназначен для обмена информацией с внешними устройствами (т.е. содержимое этого регистра может быть выдано либо на вход микропроцессора, либо со входа микропроцессора в него может быть принято от внешнего устройства число), при выполнении арифметических, логических операций и операций сдвига он служит источником операнда (числа, участвующие в операции), в него помещается результат выполненной операции.

Шесть других регистров, обозначенных В, С, D, E, H, L, образуют блок регистров общего назначения (РОН) (название связано с тем, что в этих регистрах могут храниться как данные, так и адреса). Эти регистры могут использоваться как одиночные 8-разрядные регистры. Если необходимо хранить 16-разрядные двоичные числа, регистры объединяются в пары ВС, DE, HL.

Указатель стека. Регистр SP (16-разрядный) служит для адресации особого вида памяти, называемой стеком.

Счетчик команд. Регистр PC (16-разрядный) предназначен для хранения адреса команды; после выборки из оперативной памяти текущей команды содержимое счетчика увеличивается на единицу, и таким образом формируется адрес очередной команды (при отсутствии безусловных и условных переходов).

При обращении к памяти в качестве адреса может использоваться и содержимое пары регистров блока РОН.

При выдаче адреса содержимое соответствующего регистра передается в 16-разрядный регистр адреса РА, из которого далее через буферы адреса адрес поступает на 16-разрядную шину адреса. С этой шины адрес может быть принят в оперативную память. Число кодовых комбинаций 16-разрядного адреса равно 2¹⁶, каждая из этих кодовых комбинаций может определять адрес (номер) одной из ячеек оперативной памяти. Таким образом обеспечивается возможность обращения к памяти, содержащей до 2¹⁶ = 64 Кбайт.

Арифметико-логическое устройство. В 8-разрядном АЛУ предусмотрена возможность выполнения четырех арифметических операций (сложение с передачей переноса в младший разряд и без учета этого переноса, вычитание с передачей заёма в младший разряд и без него), четырех видов логических операций (конъюнкции, дизъюнкции, неравнозначности, сравнения), а также четырех видов циклического сдвига. При реализации арифметических и логических операций одним из операндов служит содержимое аккумулятора, результат операции помещается в аккумулятор. Циклический сдвиг выполняется только над содержимым аккумулятора. Предусмотрена возможность выполнения арифметических операций над десятичными числами, представленными в коде 8421. При хранении десятичного числа разряды регистра делятся на две группы по четыре разряда, и в каждой группе разрядов хранится одна десятичная цифра, представленная в коде 8421. Таким образом, в регистре можно хранить двухразрядное десятичное число. При выполнении операции суммирования десятичных цифр может потребоваться коррекция результата путем прибавления к нему числа 0110₂. Такая коррекция результата в каждой 4-разрядной группе результата в микропроцессоре выполняется схемой десятичной коррекции (СДК).

Регистр признаков (РП). Этот 5-разрядный регистр предназначен для хранения определенных признаков, выявляемых в числе, которое представляет собой результат выполнения некоторых операций. Пять триггеров этого регистра имеют следующее назначение:

триггер переноса Тс при выполнении арифметических операций устанавливается в состояние, соответствующее переносу из старшего разряда числа, при выполнении операции сдвига — в состояние, соответствующее содержимому выдвигаемого из аккумулятора разряда;

триггер нуля Tz устанавливается в состояние 1, если результат операции АЛУ или операции приращения содержимого регистра равен нулю;

триггер знака Ts устанавливается в состояние, соответствующее значению старшего разряда результата операции АЛУ или операции приращения содержимого регистра;

триггер четности Тр устанавливается в состояние 1, если число единиц в разрядах результата четное;

триггер дополнительного переноса Tv хранит возникающий при выполнении операции перенос из 4-го разряда.

Блок управления. Состоит из регистра команд, куда принимается первый байт команды, и устройства управления, формирующего управляющие сигналы, под действием которых выполняются микрооперации в отдельных узлах. Управляющее устройство содержит выполненную на программируемой логической матрице управляющую память, в которой хранятся микропрограммы отдельных операций.

Буферы. Буферы данных и буферы адреса обеспечивают связь микропроцессора с внешними шинами данных и адреса. Особенность буферов состоит в том, что в каждом разряде они используют логические элементы с тремя состояниями. В них кроме состояний 0 и 1 предусмотрено еще третье состояние, в котором они имеют практически бесконечное выходное сопротивление и оказываются отключенными от соответствующих шин. Такие буферы позволяют процессору отключаться от внешних шин (шин данных и адреса), предоставляя их в распоряжение внешних устройств, а также использовать одну и ту же шину данных как для приема данных (т.е. в качестве входной шины), так и для выдачи данных (т.е. в качестве выходной шины), что сокращает число выводов микросхемы.

Общий принцип функционирования микропроцессорной системы заключается в следующем. Из микропроцессора на шину адреса выдается адрес очередной команды. Считанная по этому адресу из памяти (например, из ПЗУ) команда поступает на шину данных и принимается в микропроцессор, где она исполняется. В счетчике команд микропроцессора формируется адрес следующей команды. После исполнения данной команды на шину адреса поступает адрес следующей команды и т.д. При исполнении команды могут потребоваться дополнительные обращения к памяти для вызова в микропроцессор дополнительных байтов команды (в случае двух-, трехбайтовых команд), операндов или для записи в память числа, выдаваемого из микропроцессора.

Процесс выполнения команды разбивается на циклы М₁ – М₅. В каждом цикле производится одно обращение микропроцессора к памяти или к устройству ввода или вывода (УВВ) (исключение составляет лишь выполнение команды DAD). В зависимости от типа команда может быть выполнена за один цикл (М₁), либо за два цикла (М₁, М₂), либо за три цикла (M₁, М₂, М₃) и т.д.

Каждый цикл включает несколько тактов Т₁ – Т₅. Циклы могут содержать от трёх до пяти тактов. Первые три такта во всех циклах используются для организации обмена с памятью и УВВ, такты Т₄ и Т₅ (если они присутствуют в цикле) — для выполнения внутренних операций в микропроцессоре. На рисунке 1.5 показана временная диаграмма цикла из пяти тактов.

Отсчет тактов производится от положительных фронтов импульсов Ф₁. Рассмотрим цикл М₁. В такте Т₁ содержимое счетчика команд выдается на шину адреса, адрес принимается памятью, где начинается процесс чтения байта команды из указанной ячейки. В такте Т₂ проверяется наличие сигнала (уровня лог. 1) на входе Готовность (см. рисунок 1.4). Этот сигнал подается на вход микропроцессора через интервал времени, достаточный для завершения процесса чтения из памяти. Если на входе Готовность сигнал отсутствует (уровень лог. 0), то микропроцессор устанавливается в режим ожидания, в котором каждый следующий такт рассматривается как такт Т₂ до тех пор, пока не появится сигнал на входе Готовность. С приходом этого сигнала микропроцессор выходит из режима ожидания, переходя в такт Т₃. В этом такте выданный из памяти байт команды с шины данных принимается в микропроцессор, где он помещается в регистр команд. В такте Т₄ анализируется принятый байт команды и выясняется, нужны ли дополнительные обращения в оперативную память. Если такие обращения не требуются (команда однобайтовая и операнды находятся в регистрах микропроцессора), то в этом же такте либо с использованием дополнительно такта Т₅ выполняется предусматриваемая командой операция.

Если необходимы дополнительные обращения в оперативную память, то после такта Т₄ цикл М₁ завершается и происходит переход к циклу М₂. Пусть, например, команда однобайтовая, но в операции должен участвовать операнд, хранящийся в оперативной памяти. Тогда в цикле М₂ происходят следующие процессы: в такте Т₁ выдается адрес ячейки памяти, в такте Т₂ проверяется наличие сигнала на входе Готовность. С появлением этого сигнала происходит переход к такту Т₃, в котором выданное из памяти число с шины данных принимается в микропроцессор, и в этом же такте выполняется операция, предусматриваемая командой.