Дешифраторы и шифраторы

 

Цифровые логические устройства подразделяются на два класса: комбинационные и последовательностные.

Комбинационные цифровые устройства реализуют различные преобразования двоичных цифровых сигналов на основе комбинационных логических функций. Выходные сигналы комбинационных устройств в любой момент времени однозначно определяются входными сигналами, имеющими место в этот момент времени.

К основным типам таких устройств относятся сумматоры, дешифраторы и шифраторы, преобразователи кодов, мультиплексоры и демультиплексоры, схемы сравнения двоичных чисел и др.

Второй класс логических устройств содержит последовательностные схемы или конечные автоматы. Последовательностные устройства обязательно содержат элементы памяти. Выходные сигналы последовательностных устройств определяются не только сигналами, имеющимися на входах в данный момент времени, но и состоянием элементов памяти. Таким образом, реакция последовательностного устройства на определенные входные сигналы зависит от предыстории его работы.

К основным типам последовательностных устройств относятся триггеры, счетчики и регистры.

 

Дешифраторы

 

Дешифратором называют преобразователь двоичного n -разрядного кода в унитарный позиционный 2 n -разрядный код, все разряды которого, за исключением одного, равны нулю. Дешифраторы бывают полные и неполные.

Для полного дешифратора выполняется условие:

 

N = 2ⁿ, (20.1)

 

где n – число входов, N – число выходов.

Если в работе дешифратора используется неполное число выходов, то такой дешифратор называется неполным. Так, например, дешифратор, имеющий 4 входа и 16 выходов, будет полным, а имеющий только 10 выходов является неполным. В условном обозначении дешифраторов используются буквы DC (от англ. Decoder).

Входы дешифраторов принято обозначать их двоичными весами. Кроме информационных входов дешифратор имеет один или более входов разрешения работы обозначаемых как Е (Enable). При наличии разрешения по этому входу дешифратор работает описанным образом, при его отсутствии все выходы дешифратора пассивны.

На рис.20.1, а приведено условное обозначение дешифратора, имеющего два двоичных входа и четыре выхода. Работа этого дешифратора описывается следующими логическими функциями: Y ₀ = ; Y ₁ = ; Y ₂ = ; Y ₃ = .

 

а) б)

Рис.20.1. Условное графическое обозначение дешифратора (а) и схема его реализации (б)

 

Из анализа этих соотношений следует, что рассматриваемый дешифратор преобразовывает каждое двоичное двухразрядное число в одну логическую единицу на соответствующем выходе. Такие дешифраторы широко используются в устройствах вывода цифровой информации, для индикации двоичного числа в десятичном виде, для определения адресной шины в микросхемах памяти и т.п.

Функциональная схема дешифратора, составленная на основе записанных выше логических функций, показана на рис. 20.1, б. С помощью инверторов, включенных на входе дешифратора, на внутренней шине данных дешифратора формируется полный набор логических сигналов: , , , . С использованием элемента И формируются соответствующие выходные сигналы.

Описанный дешифратор реализован на микросхеме КР531ИД14, которая представляет собой два преобразователя , т. е. каждый дешифратор имеет два информационных входа и четыре инверсных выхода, а также инверсный вход разрешения Е (рис. 20.2).

 

Рис. 20.2. ИМС КР531ИД14

 

Цифры на входе (1, 2) обозначают вес разряда двоичного числа, а цифры на выходе (0, 1, 2, 3) определяют десятичное число, соответствующее заданному числу на входе.

При логической 1 на входе разрешения на всех выходах будут также логические 1. При активизации входа разрешения, т. е. при Е = 0, логический 0 появляется на том выходе дешифратора, номер которого соответствует десятичному эквиваленту двоичного числа, поданного на информационные входы.

В качестве неполного дешифратора можно привести микросхему К555ИД6 (рис. 20.3).

 

 

Рис. 20.3. Дешифратор К555ИД6

 

Дешифратор имеет 4 прямых входа, обозначенных через (адресных) и 10 инверсных выходов. Цифры определяют десятичное число, соответствующее заданному двоичному числу на входах. Очевидно, что этот дешифратор неполный.

Значение активного уровня (нуля) имеет тот выход, номер которого равен десятичному числу, определяемому двоичным числом на входе.

Например, если на всех входах – логические нули, то на выходе – логический ноль, а на остальных выходах – логическая единица.

Если на входе – логическая единица, а на остальных входах - логический ноль, то на выходе – логический ноль, а на остальных выходах - логическая единица.

Если на входе – двоичное число, превышающее 9 (например, на всех входах единицы, что соответствует двоичному числу 1111 и десятичному числу 15), то на всех выходах – логическая единица.

Благодаря наличию входа разрешения можно наращивать размерность дешифраторов. Так, используя 5 дешифраторов , можно построить дешифратор (рис. 20.4).

 

Рис. 20.4. Дешифратор

 

Схема работает следующим образом. Например, при подаче на вход числа 0100 (двоичный эквивалент десятичного числа 4) и при Е = 0 логический 0 появится лишь на втором (сверху) выходе дешифратора DC₁, а на всех остальных выходах будут логические 1.

Это приведет к активизации лишь дешифратора DC₃ и активизируется (появится логический 0) лишь его верхний выход, что и будет соответствовать десятичному числу 4.

При подаче на вход числа 1111 будет активизирован дешифратор DC₅ и на его нижнем выходе появится логический 0, что будет соответствовать десятичному числу 15.

Очевидно, что если использовать две микросхемы КР531ИД14, т. е. четыре дешифратора , можно построить неполный дешифратор.

Рассмотрим принцип расширения разрядности дешифраторов на примере полного четырехразрядного дешифратора.

Принцип работы и построения 8-разрядного DС следующий. Производится разделение кода дешифрируемого числа на две части по 4 разряда, младшие , старшие .

Код, определяемый комбинацией старших переменных, обусловливает выбор одного из шестнадцати дешифраторов. Например, если на вход поступает код , то старшие четыре разряда, поступая на входы DС_Y, приводят к появлению сигнала логического нуля на 15-м выходе DС_Y, так как 1111₂ = 15₁₀, следовательно, переводится в рабочий режим DС₁₅.

Младшие разряды, которые одновременно поступают на DС₀...DС₁₅, обусловливают возбуждение второго выхода DС, так как 0010₂ = 2₁₀. Результат определяется как сумма 11110000₂ = 240₁₀ и 0010₂ = 2₁₀, т.е. 11110010₂ =242₁₀. Остальные выходы всех дешифраторов находятся при этом в состоянии логической единицы.

Схема восьмиразрядного дешифратора приведена на рис. 20.5.

Дешифратор – одно из широко используемых логических устройств. Его применяют для построения различных комбинационных устройств. Это обусловлено тем, что на выходе дешифратора вырабатываются все возможные логические произведения всех входных переменных. Подключая к определенным выводам дешифратора логический элемент ИЛИ или используя дешифратор с открытым выходом и реализуя на нем «монтажное ИЛИ», можно реализовать любую логическую функцию.

Одно из применений дешифраторов – управление светодиодными индикаторами. Дешифратор ИД9 предназначен для управления неполной светодиодной матрицей .

Матрица состоит из дискретных светодиодов, рассчитанных на прямой ток 10 мА. Крестиками отмечены светодиоды, включаемые последовательно (т.е. одновременно). Несложно видеть, что положения последовательно включенных излучателей соответствуют компоновке семисегментных индикаторов. Это обстоятельство позволяет использовать ИС для управления индикаторами типа АЛС324Б. (рис. 20.6, 20.7).

 

Шифраторы

 

На выходе шифратора (кодера) устанавливается двоичный код, соответствующий десятичному номеру возбужденного информационного входа. В условном обозначении шифраторов используются буквы СD (от англ. Сoder).

Шифратор может быть использован как для представления (кодирования) десятичного числа двоичным кодом, так и для выдачи определенного кода (его значение заранее выбирается) при нажатии клавиши с соответствующим символом. При появлении этого кода система оповещается о том, что нажата определенная клавиша клавиатуры.

 

 

Рис. 20.5. Восьмиразрядный дешифратор

 

Аналогично дешифраторам, шифраторы бывают полные и неполные.

Для полного шифратора выполняется условие:

 

n = 2^N, (20.2)

 

где n – число входов, N – число выходов.

 

Рис. 20.6. ИМС 155ИД9

 

 

Рис. 20.7. Сопряжение ИД9 со светодиодными индикаторами

 

Для преобразования кода кнопочного пульта в четырехразрядное двоичное число достаточно использовать лишь 10 входов, в то время как полное число возможных входов будет равно 16 ( = 16), поэтому шифратор 10 × 4 (из 10 в 4) будет неполным.

Рассмотрим пример построения шифратора для преобразования восьмиразрядного единичного кода (десятичных чисел от 0 до 7) в двоичный код.

При этом предполагается, что сигнал, соответствующий логической единице, в каждый момент времени подается только на один вход. Таблица соответствия кодов приведены в табл.20.1.

 

 

Табл.20.1

Таблица соответствия кодов шифратора

Номер входа	Двоичный код
Y 3	Y 2	Y 1

 

Используя данную таблицу соответствия, можно записать логические выражения, включая в логическую сумму те входные переменные, которые соответствуют единице некоторой выходной переменной.

Так, на выходе будет логическая «1» тогда, когда логическая «1» будет или на входе , или , или , или , т. е.

 

Y 1 = X 1 + X 3 + X 5 + X 7,

Y 2 = X 2 + X 3 + X 6 + X 7,

Y 3 = X 4 + X 5 + X 6 + X 7.

На рис. 20.8, а представлена схема такого шифратора, использующая элементы ИЛИ.

 

а) б)

 

Рис.20.8. Шифратор на элементах ИЛИ (а) и его условное обозначение (б)

 

На рис.20.8, б показаны выводы шифратора: Е – вход разрешения работы и Е 0 – выход, логический 0 на котором свидетельствует о том, что ни один информационных вход не возбужден.

На практике часто используют шифратор с приоритетом. В таких шифраторах код двоичного числа соответствует наивысшему номеру входа, на который подан сигнал «1». На приоритетный шифратор допускается подавать сигналы на несколько входов, а он выставляет на выходе код числа, соответствующего старшему входу.

Примером приоритетного шифратора является микросхема К555ИВЗ (рис. 20.9).

Рис. 20.9. Приоритетный шифратор К555ИВ3

 

Шифратор имеет 9 инверсных входов, обозначенных через .

Аббревиатура обозначает «приоритет». Шифратор имеет четыре инверсных выхода . Аббревиатура означает «шина» (от англ. bus).

Цифры определяют значение активного уровня (нуля) в соответствующем разряде двоичного числа. Например, обозначает, что ноль на этом выходе соответствует числу 8. Очевидно, что это неполный шифратор.

Если на всех входах – логическая единица, то на всех выходах также логическая единица, что соответствует числу 0 в так называемом инверсном коде (1111).

Если хотя бы на одном входе имеется логический ноль, то состояние выходных сигналов определяется наибольшим номером входа, на котором имеется логический ноль, и не зависит от сигналов на входах, имеющих меньший номер.

Например, если на входе - логический ноль, а на всех остальных входах - логическая единица, то на выходах имеются следующие сигналы: , что соответствует числу 1 в инверсном коде (1110). Если на входе логический ноль, то независимо от других входных сигналов на выходах имеются следующие сигналы: , что соответствует числу 9 в инверсном коде (0110).

Для получения шифраторов с большим числом входов, т.е. наращивания размерности шифратора, объединяют микросхемы шифраторов с дополнительными выводами.

Так микросхема К555ИВ1 (рис. 20.10) представляет собой приоритетный шифратор , т. е, имеет 8 инверсных входов и 3 инверсных выхода. Помимо этого она имеет вход разрешения EI, выход переноса ЕО и выход G, определяющий признак входного информационного сигнала.

 

Рис. 20.10. Приоритетный шифратор К555ИВ1

Если на всех информационных входах логическая 1, то при подаче на вход EI логического 0, на выходах 1, 2, 4 и G будут такие логические 1, а на выходе переноса ЕО – логический 0.

Если активизировать один из информационных входов (подать на него логический 0), то на входах 1, 2, 4 появится инверсный код, соответствующий номеру активизированного входа, на входе G – логический 0, являющийся признаком подачи входного сигнала, а на выходе ЕО – логическая 1.

Если же микросхема не активизирована, т. е. на вход разрешения EI подана логическая 1, то на всех выходах микросхемы также будет логическая 1 независимо от того, что будет подано на информационные входы.

 

ГЛАВА 21

⇐ Предыдущая61626364656667686970Следующая ⇒

Поделиться:

Читайте также:

Дешифраторы (декодеры)
ДЕШИФРАТОРЫ И ШИФРАТОРЫ
Дешифраторы – демультиплексоры
Дешифраторы, двоичные дешифраторы.

Воспользуйтесь поиском по сайту: