 |
Работа №2. Описание и моделирование нерегулярных логических схем.
|
|
|
|
Варианты заданий
Таблица истинности (вариант 1)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 3)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 5)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 2)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 4)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
|
|
|
Таблица истинности (вариант 6)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 7)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 9)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 11)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 8)
|
|
|
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 10)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 12)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 13)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 15)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 17)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 14)
|
|
|
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 16)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 18)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 19)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 21)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
|
|
|
Таблица истинности (вариант 23)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 20)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 22)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 24)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 25)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 27)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 29)
|
|
|
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 26)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 28)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Таблица истинности (вариант 30)
| x1 | x2 | x3 | x4 | y1 | y2 | y3 |
Содержание отчёта
Отчёт должен содержать:
- титульный лист с указанием названия и номера лабораторной работы, номера варианта, фамилии И. О. преподавателя, номера группы и фамилий И. О. выполнивших работу студентов;
- таблицу истинности в соответствии с вариантом задания;
- таблицы минимизации функций по любому выбранному методу и сами функции, записанные в СДНФ или СКНФ;
- текст основной программы на языке VHDL;
- текст тестирующей программы на языке VHDL;
- временные диаграммы, соответствующие тестирующей программе и полученные в процессе моделирования логических функций в программе ModelSim.
Работа №2. Описание и моделирование нерегулярных логических схем.
Задание
Для заданной нерегулярной логической схемы:
- составить структурное VHDL-описание;
- выполнить моделирование на всех наборах значений входных переменных;
- построить таблицу истинности системы логических функций, реализуемых схемой;
- найти критический путь (или пути) схемы и определить соответствующее(-ие) ему (им) время задержки.
Ход выполнения
1. Составить VHDL-модель каждого из типов элементов, входящих в схему. Если в схеме есть элементы одинакового типа, то составляется одна модель для всех элементов данного типа. Модель элемента должна соответствовать задержке, указанной в таблице (см. пример выполнения работы).
2. Составить VHDL-модель схемы в целом.
3. Составить тестирующую программу для всех наборов значений входных переменных.
4. Провести моделирование и получить временную диаграмму.
5. По временной диаграмме записать таблицу истинности системы логических функций, реализуемых схемой, аналогично примеру выполнения работы.
6. Для каждого тестирующего набора определить задержку схемы.
7. Найти критический путь схемы, отметить его на схеме и определить соответствующее ему время задержки.
|
|
|
Рис. 3. Иерархическая модель проекта в работе №2.
Пример выполнения
Иерархическая модель проекта представлена на рис. 3.
Рассмотрим особенности описания логических блоков на примере блока EX2. Вот как будет выглядеть его описание на языке VHDL:
entity ex2 is
port (a1, a2: in bit;
f_ex2: out bit);
end ex2;
architecture fun_ex2 of ex2 is
begin
f_ex2 < = ((a1 and (not a2)) or ((not a1) and a2)) after 5 ns;
end fun_ex2;
Отличие от описания функций из работы №1 состоит в наличии зарезервированного слова after и количества наносекунд, отражающего временную задержку выполнения команды (см. информацию об операторе назначения сигнала в работе №1).
Остальные логические блоки описываются аналогичным образом в соответствии с временной задержкой, указанной в таблице. Для каждого логического блока создаётся отдельный файл!
Теперь ра
|
|
|
