 |
Описание логических элементов. Вариант 1. Описание логических элементов Имя элемента Функция элемента Задержка (ns) GND VCC N
|
|
|
|
Описание логических элементов
| Имя элемента | Функция элемента | Задержка (ns) |
| GND | 
| |
| VCC | 
| |
| N | 
| |
| A2 | 
| |
| A3 | 
| |
| A4 | 
| |
| A6 | 
| |
| A8 | 
| |
| EX2 | 
| |
| MX2 | 
| |
| NA2 | 
| |
| NA3 | 
| |
| NA3O2 | 
| |
| NA4 | 
| |
| NAO2 | 
| |
| NAO22 | 
| |
| NAO3 | 
| |
| NAOA2 | 
| |
| NEX2 | 
| |
| NMX2 | 
| |
| NMX4 | 
| |
| NO2 | 
| |
| NO3 | 
| |
| NO3A2 | 
| |
| NO4 | 
| |
| NOA2 | 
| |
| NOA22 | 
| |
| NOA3 | 
| |
| NOAO2 | 
| |
| O2 | 
| |
| O3 | 
| |
| O4 | 
| |
| O6 | 
| |
| O8 | 
|
Вариант 1
Вариант 2
Вариант 3
Вариант 4
Вариант 5
Вариант 6
Вариант 7
Вариант 8
Вариант 9
Вариант 10
Вариант 11
Вариант 12
Вариант 13
Вариант 14
Вариант 15
Вариант 16
Вариант 17
Вариант 18
Вариант 19
Вариант 20
Вариант 21
Вариант 22
Вариант 23
Вариант 24
Вариант 25
Вариант 26
Вариант 27
Вариант 28
Вариант 29
Вариант 30
Содержание отчёта
Отчёт должен содержать:
- титульный лист с указанием названия и номера лабораторной работы, номера варианта, фамилии И. О. преподавателя, номера группы и фамилий И. О. выполнивших работу студентов;
- логическую схему в соответствии с вариантом задания с указанием на ней теоретического и фактического критических путей; при этом обозначения сигналов и элементов на схеме должно соответствовать описанию на языке VHDL;
|
|
|
- текст основной программы на языке VHDL;
- текст тестирующей программы на языке VHDL;
- таблицу истинности, соответствующую логической схеме;
- посчитанное время задержки критического пути;
- временные диаграммы, соответствующие тестирующей программе и полученные в процессе моделирования логической схемы в программе ModelSim.
Работа №3. Описание и моделирование регулярных (систолических) схем.
Задание
Провести описание логической схемы с регулярным соединением элементов двумя способами и сравнить результаты моделирования.
Способ №1. Составить трёхуровневое иерархическое описание ограниченного фрагмента регулярной схемы:
- первый (нижний) уровень иерархии составляют функциональные описания логических элементов;
- второй (средний) уровень иерархии должны составлять две подсхемы (выделены штриховой линией);
- третий (верхний) уровень иерархии – описание схемы в целом;
Способ №2. Составить параметризованное описание регулярной схемы, то есть описать регулярную схему с использованием операторов generate и generic для произвольной разрядности N.
Синтаксис основных конструкций и операторов языка VHDL
Параллельный оператор генерации generate
Оператор генерации позволяет сокращённо, используя цикл, описывать совокупности повторяющихся параллельных операторов, в том числе и операторов конкретизации компонентов. Таким образом, оператор генерации представляет собой механизм для проектирования регулярных (систолических) структур.
Есть три способа употребления оператора генерации:
- способ for;
- способ if;
- комбинированный способ.
Способ for. Кроме ключевого слова generate, в начале описания оператора генерации используется только конструкция с ключевым словом for. По сути представляет собой цикл с параметром генерации, который выглядит следующим образом:
|
|
|
Метка: for параметр генерации generate
Параллельные операторы
end generateметка;
Параметр генерации – некоторая константа дискретного типа в определённом диапазоне. Параметром генерации не может быть декларированная переменная или сигнал! Для описания параметра генерации используется конструкция следующего вида:
Имя параметра генерации in K to ( downto ) L.
K и L – целочисленные константы, которые определяют границы диапазона изменения параметра генерации. Если используется ключевое слово to, то K – нижняя граница, а L – верхняя. Шаг цикла равен +1. Если используется ключевое слово downto, то всё наоборот, и шаг цикла равен -1.
Таким образом, полностью структура оператора генерации по способу for выглядит следующим образом:
Метка: for имя параметра генерации in K to ( downto ) L generate
Параллельные операторы
|
|
|
