 |
Процесс записи-чтения запоминающей ячейки.
|
|
|
|
Статический зап. элем. Схема реализации
Триггерные статические ЗУ
В число триггерных статических ЗУ входят оперативные, сверхоперативные, буферные ЗУ. ЗЭ- простейший триггер, время выборки адреса составляет: 6нс...4мкс.
Триггеры могут выполняться на основе любой системы элементов: ТТЛ, ЭСЛ, И2Л; p-МОП, n-МОП, КМОП. ЗЭ состоит из двух инверторов, соединенных ‘накрест’,т.е. вход одного соединен с выходом другого. Это создает схему с положительной обратной связью (ОС), заставляющей находиться триггер в одном из двух устойчивых состояний.
Рассмотрим схему на двух инверторах, построенных на n-канальных МОП транзисторах, представленную на рис.6.5.
Рисунок 6.5. – Схема запоминающего элемента на двух инверторах, построенных на n-канальных МОП-транзисторах
Транзисторы VT1, VT2- транзисторы с индуцированным каналом, VT1н, VT2н- транзисторы с индуцированным каналом.
Схема абсолютно симметрична, оба инвертора в одинаковых условиях, по ветвям транзистора VT1и транзистора VT2 протекают одинаковые токи, но идеальное состояние не может сохраниться, поскольку в природе абсолютно постоянных токов и напряжений не существует, даже малое изменение тока любого из транзисторов приведет в действие механизм положительной обратной связи.
Предположим, что ток I1>I2. I1-I2=D I>0, тогда канал транзистора VT1 открыт больше, сопротивление VT1 меньше, следовательно, приращение напряжения DU меньше, поэтому уменьшается напряжение на затворе транзистора VT2, VT2 приоткрывается, сопротивление канала транзистора VT2 растет, напряжение на стоке VT2 возрастает. Это напряжение подается на затвор VT1, напряжение на VT1 увеличивается, увеличивается и разность потенциалов на затворе-истоке VT1, транзистор VT1 еще больше открывается, а это приводит к увеличению I1н, следовательно, к росту D I. В результате: VT1 полностью откроется, VT2 полностью закроется, т.е.на VT1установится уровень логического нуля, а на VT2-уровень логической единицы. Таким образом, триггеры приходят в одно из устойчивых состояний.
|
|
|
Чтобы переключить триггер в противоположное состояние, нужно на вход Q кратковременно подать логический 0.
Снятие напряжения питания приводит к потере информации, хранимой триггером. Достаточно на короткое время снизить потенциал стока любого из транзисторов, чтобы привести триггер в соответствующее этому режиму устойчивое состояние, которое далее сохраняется триггером без внешнего управления. В триггерном ЗУ триггеры компонуются в матрицу размером m x n. Строка-одна шина выборки, столбец- две шины, обеспечивающие считывание и запись данных. Схема представлена на рис.6.6.
Рисунок 6.6. – Схема триггерного запоминающего устройства
Первая часть адреса, задаваемого двоичным кодом, определяет шину выборки, а вторая часть адреса- шины съема- управления. Шести- транзисторные ЗЭ строятся на базе n-МОП-, p-МОП-, КМОП- транзисторов, а также на базе биполярных транзисторов.
Процесс записи-чтения запоминающей ячейки.
При записи 1 уровень логической единицы подают на шину чтения-записи 1 соответствующего столбца. При этом транзисторыVT3 и VT4 открываются. При записи 0 уровень логического нуля подают на шину записи-чтения 0 соответствующего столбца. При чтении таким же образом формируется сигнал на шине выборки (ШВ) и через открытые транзисторы VT3 и VT4прямой и инверсный выходы запоминающего элемента (ЗЭ) выдаются на шины чтения-записи нуля и единицы. Можно считывать целую строку. Транзисторы VT3 и VT4 играют роль ключа.
Резисторы на выходах ЗЭ, подключенные последовательно с транзисторами VT3 и VT4необходимы для ограничения токов перезаряда межэлектродных емкостей и технологически выполняется как составная часть транзистора.
|
|
|
Из алгоритма обращения к ячейке памяти видно, что адрес ячейки памяти состоит из двух частейстаршая часть адреса означает номер шины выборки (номер строки);младшая часть-номер шины чтения-записи соответствующего разряда в строке матрицы.
Структура ОЗУ
- Матрица ЗЭ.
- Дешифратор адреса.
- Схема управления.
- Схема ввода- вывода данных.
- Усилители записи- считывания.
В качестве примера реализации статических ЗУ в ИМС рассмотрим К537РУ10.Эта ИМС выполнена по технологии КМОП. Цоколевка схемы представлена на рис. 6.7. Память хранит 2К, организация-2048 x 8 бит.
Рисунок 6.7. – Цоколевка ИМС К537РУ10
В статических ЗУ потребляемая мощность Pпот большая, т.к.напряжение питания должно подаваться постоянно во всех режимах работы.
2. динамический зап. Элем. Схема реализации …
Динамические ЗУ используются для построения оперативных и буферных ЗУ. В динамических ЗУ используется хранение заряда в емкостях, свойственных МОП-структурам. Из-за постепенного паразитного перезаряда емкостей необходима периодическая регенерация. В БИС регенерация производится не реже чем через 1...2мс и выполняется путем считывания и повторной записи хранимой информации. Чтобы записать 0, емкость нужно разрядить, чтобы хранить информацию, емкость не нужно ни к чему подключать. Схема представлена на рис.6.8.
Рисунок 6.8 - Схема динамического запоминающего устройства
Положение ключа:
- режим записи 1,
- режим записи 0,
- режим хранения,
- режим считывания.
Межэлектродная емкость используется для хранения информации. Недостаток:на самом деле заряженное состояние конденсатора не может сохраняться бесконечно, т.к. существуют токи утечки, которые приводят к разряду емкости.Межэлектродные емкости составляют пикофарады. Время разряда таких емкостей-несколько милисекунд, поэтому постоянно нужно восстанавливать заряд емкости, регенерация памяти должна осуществляться каждую милисекунду.При чтении происходит потеря информации, поэтому при чтении необходимо обязательно предусматривать схему восстановления данных. Схему регенерации памяти и схему восстановления данных можно объединить.
|
|
|
