 |
Загальні засади синтезу дешифраторів зовнішніх пристроїв
|
|
|
|
Мікропроцесор в МПС має формувати в кожний момент часу не більше одного активного сигналу на виходах 
(або ОЕ) для вибору одного з ЗвП. Найчастіше така задача вирішується дешифраторами, які здійснюють розподіл адресного простору МПС між елементами системи. Карта пам’яті МПС визначається схемотехнікою побудови дешифратора адреси (ДА) і наявними для керування Зв.П стробами читання і запису. При окремій карті пам’яті запам’ятовуючі пристрої і пристрій вводу-виводу ПВВ знаходяться в різних адресних просторах, сигнал вибірки формується різними персональними ДА і для звернення до них використовуєтся різні команди. У випадку суміщеної карти пам’яті всі пристрої розміщені в одному адресному просторі, а звернення до регістрів ЗВП здійснюється як до комірок пам’яті.
Принцип побудови дешифраторів адреси для ПВВ такий:
1) Незмінна частина адреси декодується загальною логічною схемою, вихід якої розблоковує дешифратор;
2) Змінна частина адреси декодується безпосередньо дешифратором і формує окремі виходи для вибору відповідного зовнішнього пристрою.
Розглянемо реалізацію даного принципу на прикладі. Нехай необхідно спроектувати дешифратор адреси з формуванням сигналу вибору пристроїв з адресами 3000 Н, 3001 Н, 3002 Н,..., 3007 Н. Для цих розрядів в 16-розрядній адресі змінюються тільки молодші розряди (А0,А1,А2). Тому інші розряди можуть бути декодовані загальною схемою. Вихід цієї схеми використовується для активізації дешифратора, який декодує розряди А0,А1,А2 (рисунок 5.11).
Рисунок 5.11 – Синтез дешифратора адреси
Даний дешифратор адреси функціонує згідно таблиці істинності.
Принцип побудови ДА для селектування сторінок пам’яті має такі особливості:
|
|
|
1) ідентифікація комірки пам’яті в межах сторінки пам’яті реалізується через внутрішній дешифратор мікросхем ПЗП, ОЗП.
2) вибір сторінки пам’яті забезпечує додатковий дешифратор, який дешифрує старші розряди ША, що не використовуються безпосередньо ПЗП і ОЗП.
Проілюструємо це таким прикладом. Нехай необхідно спроектувати ДА для вибору 4 сторінок пам’яті ПЗП і ОЗП об’ємом в 4 К.
Рисунок 5.12
В даній схемі молодші розряди А0...А11 адресують комірки в межах сторінки пам’яті, а розряди А12 та А13 визначають номер сторінки.
Приведені вище схеми організації ДА є вдалими оскільки дозволяють раціонально використовувати весь простір пам’яті. Одначе з апаратурної точки зору, при наявності одночасно ПЗП, ОЗП і ПВВ, вимагають складнішої схемотехніки. Тому частіше при суміщеному просторі пам’яті запам’ятовуючих пристроїв і ПВВ застосовують спільний ДА, 
як це показано на рисунку 5.13.
Рисунок 5.13
В даній схемі молодші розряди А0...А11 використовуються для вибору комірок ПЗП і ОЗП ємністю відповідно 8К і 8К. Для розблокування порту виводу використовується 11 вихід дешифратора, а двох портів вводу - 14 і 15 вихід дешифратора. Недолік такого дешифратора в тому, що будь-яка адреса з 11,14 і 15 сектора активізує відповідний порт.
При розділеній карті простору пам’яті і ПВВ застосовують окремі дешифратори адреси. Тоді дешифратор адреси ПВВ декодує ЗвП в межах відведеного для них простору.
для К580 ВМ80 - 00 Н...FF H (розряди А0...А8);
для К1810 ВМ86 - 0000 Н...FFFF H (розряди А0...А16).
Схематично ДА можна побудувати за однією з таких схем: на логічних елементах (рисунок 5.14а), на інтегральних 
мікросхемах дешифратора (рисунок 5.14б), на основі ПЗП 
(рисунок 5.14в) або логічному компараторі (рисунок 5.14г).
Рисунок 5.14 - Схемотехніка ДА.
Вибір схематичного рішення визначається числом сигналів 
, числом розрядів адреси для дешифрації, необхідністю стробування дешифратора, або можливістю заміни адреси периферійного пристрою. Побудова ДА пристроїв пам’яті і ПВВ однакова, якщо не використовується режим прямого доступу до пам’яті. В іншому випадку ДА і ПВВ додатково стробується сигналом дозволу магістралі КПДП 
(рисунок 5.14в).
|
|
|
При наявності резерву в адресному просторі пам’яті і значній кількості зовнішніх пристроїв можна доволі просто розділити його на необхідну кількість однакових діапазонів (наприклад, двома дешифраторами К155 ИД3 на 32 діапазони, як це показано на рисунку 5.15).
Рисунок 5.15
При значній кількості зовнішніх пристроїв застосовують каскадування дешифраторів.
Іноді зовнішніх пристроїв мало, тоді сигнал формується унітарними кодами. Наприклад при ізольованому вводі-виводі (простори пам’яті і ПВВ розділені), кожному сигналу вибору кристала можна поставити у відповідність інверсію будь-якого розряду адресного простору вводу-виводу (рисунок 5.16).
Рисунок 5.16
Очевидно, що фізична адреса ПВВ, в цьому випадку формується у такий спосіб: розряд адреси, який ідентифікує сигнал вибірки відповідного ПВВ, повинен бути установлений в низький рівень; всі інші розряди приймають значення одиниці.
|
|
|
I. Загальні положення
I. Загальні положення
I. Загальні положення
I. Загальні положення
I. Загальні положення
I. Попередні поняття. Загальні положення
II. Загальні правила формування та подання звіту
III. Правила навчання стосовно зовнішніх умов, часу,
Алгоритм синтезу логічного пристрою з одним входом
Аналіз зовнішніх факторів
