Детализация блока памяти УА

Для синхронных автоматов с жесткой логикой блок памяти, как правило, строится на комбинированных синхронных двухтактных триггерах T, D, RS или JK типов. На рисунке 7 представлено условно графическое обозначенияе (УГО) D-триггера.

Рисунок 7 - Модификация комбинированного синхронного двухтактного JK - триггера в синхронный двухтактный T-триггер

В таблице 7 представлены таблицы истинности комбинированных синхронных двухтактных триггеров T, D, RS, JK, соответственно.

Таблица 4

В таблице 4 используемые символы обозначают следующее:

0/1 – нулевое или единичное состояния входов и выходов;

* – безразличное состояние входа или запрещенное состояние выхода;

­ – фронт сигнала синхронизации;

Q – текущее состояние триггера;

Q⁺ – следующее состояние триггера.

Особенностью комбинированных триггерных схем является то, что наряду с наличием у них синхронно управляемых информационных входов, присутствуют также и входы асинхронной установки S и R триггеров в единичное “1” и нулевое “0” состояния. Входы асинхронной установки триггеров обозначены на УГО отдельными от синхронных входов зонами.

Входы асинхронной установки необходимы для приведения триггеров в некоторые исходные (начальные) состояния, которые в совокупности соответствуют начальному состоянию синтезируемого синхронного управляющего автомата. Сигнал, подаваемый на входы асинхронной установки триггеров для приведения их в начальные состояния, принято называть сигналом сброса (Reset) или начальной установки (Н.У.).

Сигнал начальной установки должен воздействовать только на один из асинхронных входов (S или R) каждого триггера. Не задействованные для начальной установки входы триггеров должны быть подключены к дополнительному сигналу, который является постоянным и пассивным для данного типа триггера. Для представленного триггера асинхронные сигналы S и R являются активными, если имеют уровень логической “1”, и пассивны - если имеют уровень логического “0”.

Входы синхронизации для всех триггеров, образующих блок памяти, объединяются и соединяются с единым внешним сигналом синхронизации. Синхронно управляемые информационные входы триггеров и их выходы подключаются к логическому преобразователю.

Очевидно, что логический преобразователь синтезируемого управляющего автомата будет тем проще, чем меньшее количество синхронно управляемых информационных входов будет иметь каждый из триггеров, образующих блок памяти. В этом смысле предпочтительнее использовать T и D триггеры, которые имеют по одному синхронному информационному входу. Однако с равным успехом могут быть использованы синхронные RS и JK триггеры, которые легко модифицируются в D или T триггеры. Синхронные RS триггеры могут быть преобразованы только в D триггеры, а синхронные JK триггеры – как в D триггеры, так и T триггеры.

Целью данного этапа является разработка схемы электрической функциональной блока памяти синтезируемого автомата, который должен быть реализован заданном типе триггерных схем. По сути, блок памяти представляет собой r триггеров, электрически соединённых определенным образом, или, иначе говоря, представляет одну r – разрядную ячейку памяти. В вычислительной технике такую организацию триггеров принято называть r – разрядным регистром.

Для реализации блока памяти заданы комбинированные D – триггеры. Реализованная схема БП представлена на рисунке 8.

Рисунок 8 - Электрическая функциональная схема блока памяти
3 Структурный синтез логического преобразователя управляющего автомата