 |
Структура ТТЛ логических микросхем
|
|
|
|
Типы логических микросхем:
1. ТТЛ - транзисторно-транзисторная логика.
Выпускаются серии: К133, К155, К555, К1531, К1533.
2. КМОП - микросхемы на основе комплементарных полевых транзисторов по структуре металл-окисел-полупроводник: К176, К561, К1561.
3. ЭСЛ - эмиттерно-связанная логика: К500.
Структура ТТЛ логического элемента 2И-НЕ представлена на схеме рис.82. На входе схемы используется многоэмиттерный транзистор VT1, который имеет 2 эмиттера для организации двух входов. VT2,VT3 образуют усилительные каскады.
Рис. 82.
Рассмотрим работу схемы. При нулевом сигнале на входе 1 протекает ток через R1,Б-Э VT1, ключ Кл на общую точку ОТ. VT1 работает в ключевом режиме, на эмиттер подан ноль, напряжение на базе составляет примерно 0,6в. Тогда через переход Б-К транзистора VT1 и базовые переходы транзисторов VT2, VT3 ток протекать не может, т.к. эта цепь закорочена переходом Б-Э VT1. Значит, ток через Б-Э VT2 и Б-Э VT3 отсутствует, транзисторVT3 закрыт, напряжение питания приложено к выводам К-Э VT3, следовательно, напряжение на выходе схемы соответствует 1. Логический элемент по одному из входов реализует логическую функцию НЕ (0 на входе, 1 на выходе).
При 1 на входе ток по входной цепи протекать не может. Закоротка Б-К VT1 отсутствует. Ток протекает по цепи +5В, R1, Б-К VT1, Б-Э VT2, Б-Э VT3.Транзистор VT3 открыт. Он закорачивает выход с ОТ, что соответствует 0 на выходе.
Для реализации функции ИЛИ-НЕ в рассматриваемой структуре используют параллельное включение транзисторов. На рис.107 приведена схема элемента 2ИЛИ-НЕ. В этой схеме параллельно включены транзисторы VT2 и VT2'. Работу схемы поясняет таблица.
Рис. 83.
Основные параметры логических ТТЛ элементов
1. Напряжение питания Uпит=+5В±(5÷10)%.
|
|
|
2. Быстродействие (задержка прохождения сигнала) характеризуется
временем переключения (изменение состояния на противоположное), составляет 5...50 нс.
3. Помехоустойчивость (по входу).
Определяется тем уровнем помех на полезном сигнале, который не приводит к ложному изменению состояния элемента. У большинства ТТЛ - элементов порогом срабатывания их является напряжение Uпор=1,4В. Логическая 1 
2В а логический 0 
0,8 В. Неопределенность от 0,8 до 2 В.
4. Потребляемая мощность 10 МВт на один вентиль.
5. Коэффициент разветвления по выходу 40.
6. Задержка распространения сигнала 10 нс.
7. Максимальный входной ток (при UВХ=0,4 В) 1,6 мА.
8 Минимальный выходной ток (ток стока) при UВЫХ= --16 мА..
Микросхемы последовательного тип
Интегральные триггеры
В отличие от комбинационных логических схем, триггеры - это последовательностные схемы, т.е. устройства с памятью. Их выходные сигналы зависят не только от сигналов на входах в данный момент времени, но и от ранее воздействовавших сигналов.
Типы триггеров в зависимости от способов управления:
1. Асинхронные или не тактируемые.
2. Синхронные или тактируемые.
Изменение состояние асинхронного триггера происходит сразу же после изменения сигналов на его управляющих входах.
У синхронного триггера изменение состояния под действием управляющих сигналов возможно только при присутствии сигнала на специальном тактовом входе. Тактирование может осуществляться импульсом (т.е. потенциалом) или фронтом импульса (т.е. перепадом потенциала). Поэтому различают триггеры со статическим и динамическим управлением. Существуют также универсальные триггеры, которые могут работать как в тактируемом, так и в не тактируемом режиме. Чаще всего применяются синхронные триггеры, которые обладают большой помехоустойчивостью.
Типы триггеров в зависимости от функционального назначения:
|
|
|
1) RS - триггеры;
2) D - триггеры;
3) JK - триггеры;
4) T - триггеры.
На основе триггеров строятся счетчики, регистры, элементы памяти, которые составляют основу ЦВМ.
RS асинхронный триггер
а) б)
Рис.85
Реализация на элементах 2И-НЕ имеет вид, представленный на рис.85а. На нем обозначено: S - Set - установка, R - Reset - cброс. Черточки над S и R означают инверсию, т.е. управление триггерами ведется нулевыми сигналами. При подаче 0 на инверсный вход S на выходе Q устанавливается 1. При подаче 0 на инверсный вход R на выходе Q устанавливается 0. Одновременная подача нулевых сигналов на оба входа запрещена. Наличие 1 на обоих входах - это состояние хранения предыдущей информации (память). Отличительная схемотехническая особенность триггера - это наличие обратной связи с каждого выхода на вход. На основе корпуса с элементами 2И-НЕ можно реализовать 2 триггера. Функционирование RS триггера можно записать на основе таблицы истинности (рис.85б). Состояние выходов триггера определяют нулевые сигналы на входах.
Реализация RS триггера на элементах 2ИЛИ-НЕ показана на рис.87а. Состояние его выходов определяют 1 на входах, т.к. черточек над R и S нет. Это означает, что управление ведется 1. Таблица истинности представлена на рис. 87б.
а) б)_
Рис.87
Асинхронный D - триггер
Буква D в названии триггера - это начальная буква слова Delay-задержка. Основой D -триггера является RS триггер, у которого выполняется условие несовпадения управляющих сигналов, а управляющий вход у триггера один (рис.88а). Диаграммы работы представлены на рис.88б.
Рис.89.
|
|
|
