 |
Использование структурного описания
|
|
|
|
Рассмотрим особенности реализации в САПР ISE схем, заданных описанием типа Structura. Пусть требуется разработать цифровую задержку на четыре такта. Самый верхний уровень описания RG2 содержит два последовательно соединенных блока типа RG с именами K11 и K12, каждый из которых представляет собой задержку на два такта. Вход схемы имеет имя DD, выход – rr. Описание схемы имеет следующий вид.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity rg2 is
Port (DD, CLK: in std_logic; RR: out std_logic);
end rg2;
architecture Structura of rg2 is
component rg port (D0, CLK: in std_logic; R: out
std_logic);
end component;
signal S11, S22: std_logic;
begin
K11: rg port map (DD, CLK, S11);
K12: rg port map (S11, CLK, S22);
RR <= S22;
end Structura;
Каждый из блоков RG в свою очередь содержит два D ‑триггера типа DTG, описание блока RG имеет следующий вид.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity rg is
Port (D0, CLK: in std_logic;
R: out std_logic);
end rg;
architecture Structura of rg is
component dtg port (D, CLK: in std_logic;
Q: out std_logic);
end component;
signal S1, S2: std_logic;
begin
K1: dtg port map (D0, CLK, S1);
K2: dtg port map (S1, CLK, S2);
R <= S2;
end Structura;
Описание D ‑триггера, входящего в состав блока RG, имеет следующий вид.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
entity dtg is
Port (D, CLK: in std_logic;
Q: out std_logic);
end dtg;
architecture Behavioral of dtg is
begin
process (CLK)
begin
if CLK'event and CLK='1' then --CLK rising edge
Q <= D;
end if;
end process;
end Behavioral;
Структура проекта будет отражена в окне исходных модулей следующим образом (см. рис. 2.23).
Рис. 2.23. Структура проекта
Если представить разрабатываемое устройство в виде традиционной схемы, то она будет иметь следующий вид (см. рис. 2.24).
Рис. 2.24. Схема устройства
Каждый из блоков RG с именами K11 и K12 имеет в своем составе узлы K1 и K2. Входная связь DD в блоке K11 называется D0, связь с именем S11 между блоками K11 и K12 в блоке K11 называется S2, в блоке K12 - D0. Выходная связь устройства RR в блоке K12 имеет название S2. Связи внутри блоков между узлами K1 и K2 называются S1.
|
|
|
На рис. 2.25 показан результат размещения схемы в ПЛИС xc2s15‑vq100, полученной c помощью программы FPGA Editor.
Рис. 2.25. Размещение схемы в ПЛИС
На рис. 2.25 показаны контакты P88 (вход синхросигнала CLK), P87 (вход схемы) и P86 (выход схемы). Там же показаны некоторые из связей, в том числе связь clk_BUFGP (синхросигнал на выходе глобального буфера), dd_IBUF (входной сигнал на выходе буфера IBUF) и другие. Наименование внутренних информационных связей система ISE составляет из имен компонентов, начиная с верхнего уровня. Так, например, связь k11_k2_q – это связь S1 в блоке K11 (см. рис. 2.24), в нем в свою очередь в блоке K1, а в этом блоке – выход триггера q. Связь k12_k2_q – это выходная связь S2 в блоке K12, а далее в блоке K2. Именно эта связь является выходной и поступает на контакт ПЛИС P86.
На рис. 2.26 показан фрагмент логической ячейки, в которой реализован элемент K1, который включен в состав элемента K12 (см. рис. 2.24). На выходе этой ячейки формируется связь k11_k2_q, которая упоминалась в предыдущем абзаце.
Рис. 2.26 Фрагмент логической ячейки.
На входы этой ячейки поступает сигнал синхронизации clk_BUFGP, который тактирует работу всей схемы, а также входной сигнал dd_IBUF.
Литература
1. Бибило П.Н. Синтез логических схем с использованием языка VHDL. М.: Солон-Р, 2002.
2. Суворова Е. А., Шейнин Ю. Е. Проектирование цифровых систем на VHDL. - СПб.: БХВ-Петербург. 2003.
3. Зотов В. Ю. Проектирование цифровых устройств на основе ПЛИС фирмы XILINX в САПР WebPACK ISE. - М.: Горячая линия-Телеком. 2003.
4. Стешенко В. Б. ПЛИС фирмы ALTERA: проектирование устройств обработки сигналов. - М.: ДОДЭКА. 2000.
5. Кнышев Д. А., Кузелин М. О. ПЛИС фирмы XILINX: описание структуры основных семейств. - М.: ДОДЭКА. 2001.
6. Угрюмов Е. П. Цифровая схемотехника. - СПб.: БХВ-Петербург. 2001.
|
|
|
7. Гурин Е. И. Программируемые логические интегральные схемы. - Пенза: Изд-во ПГУ. 2003.
8. Бродин В., Калинин А. Учебные классы микропроцессорной техники и ПЛИС. // Chep News. - 2000. -.№ 10.
|
|
|
