 |
Счетчики - делители
|
|
|
|
Счетчики-делители формируют на выходе один из каждых N входных импульсов. В интегральном исполнении счетчики-делители представлены ИС двух типов (ИЕ1 и ИЕ8).
Рис. 24.19. Принципиальная схема и временные диаграммы работы счетчика-делителя типа ИЕ1
ИС типа ИЕ1 – делитель на 10. Установка ее триггеров в нулевое состояние осуществляется одновременной подачей высокого уровня на входы 1 и 2, объединенные схемой "И". Счетные импульсы подаются на вход 8 или 9 (при этом на другом входе должен быть высокий уровень) или одновременно на оба входа. При этом на выходе ИС через каждые 10 входных импульсов формируются отрицательные импульсы такой же длительности, что и входные импульсы.
ГЛАВА 25
РЕГИСТРЫ
Общие положения
Регистрами называются устройства, выполняющие функции приема, хранения, передачи и преобразования информации. Регистры – самые распространенные узлы цифровых устройств. Информация в регистре хранится в виде двоичного кода. Регистр представляет собой упорядоченную последовательность триггеров, число которых соответствует числу разрядов в слове. Каждому разряду числа, записанного в регистр, соответствует свой разряд регистра, выполненного, как правило, на основе D -триггера.
Над словами выполняется ряд операций: прием, выдача, хранение, сдвиг в разрядной сетке, поразрядные логические операции, преобразование информации из одного вида в другой (последовательного кода в параллельный и наоборот)
Основным классификационным признаком, по которому различают регистры, является способ записи информации или кода в регистр. По этому признаку можно выделить регистры трех типов: параллельные, последовательные и параллельно-последовательные.
|
|
|
В параллельные регистры запись числа осуществляется параллельным кодом, т.е. во все разряды одновременно. Последовательные регистры характеризуются последовательной записью кода числа, начиная с младшего или старшего разряда, путем сдвига кода тактирующими импульсами. Регистры параллельно-последовательного типа имеют входы как для параллельной, так и для последовательной записи числа.
По назначению регистры подразделяются на накопительные (регистры памяти, хранения) и сдвигающие.
В свою очередь сдвигающие регистры делятся: по способу ввода-вывода информации на параллельные, последовательные и комбинированные; по направлению передачи информации на однонаправленные и реверсивные регистры. Как правило, сдвигающие регистры выпускаются многофункциональными.
Основой построения регистров являются D -триггеры. Принцип построения простейшего параллельного n -разрядного регистра показан на рис. 25.1.
Рис. 25.1. Параллельный регистр
В параллельном регистре цифры кода подаются на D -вход соответствующих триггеров. Запись осуществляется при подаче логической единицы на вход С. Код снимается с выходов Q. Параллельные регистры служат только для хранения информации в виде параллельного двоичного кода и для преобразования прямого кода в обратный и, наоборот.
Последовательные регистры, помимо хранения информации, способны преобразовывать последовательный код в параллельный и наоборот. При построении последовательных регистров триггеры соединяются последовательно путем подключения выхода Q i -го триггера к входу D i -го триггера, как это показано на рис. 25.2.
Рис. 25.2. Последовательный регистр
В последовательных регистрах принципиально необходимо, чтобы новый сигнал на выходе Q n -го триггера возникал только после окончания синхросигнала. Для выполнения этого условия в последовательных регистрах необходимо применять двухступенчатые триггеры.
|
|
|
При действии каждого очередного тактового импульса код, содержащийся в регистре, сдвигается на один разряд. Для схемы, приведенной на рис. 25.2, сдвиг кода происходит вправо (в сторону младших разрядов). Действительно, сигнал выхода Q i +1-го триггера действует на вход D i -го триггера, а сигнал выхода Q i -го триггера действует на вход D i –1-го триггера. При действии синхросигнала i -й триггер примет состояние i +1-го, а i -й – состояние i -го триггера, т.е., произойдет сдвиг кода вправо на один разряд.
Параллельный двоичный код одновременно снимается с выходов Q триггеров. Для сдвига кода влево необходимо, чтобы сигнал с выхода Q i –1-го триггера подавался на вход Q i -го (старшего) триггера.
Реверсивные регистры должны содержать логические схемы управления, обеспечивающие прохождение сигнала с выхода Q i -го триггера на вход D i –1-го триггера при сдвиге кода вправо и прохождение этого же сигнала на вход D i +1-го при реализации сдвига кода влево. Схема построения реверсивного регистра приведена на рис. 25.3.
Направление сдвига кода определяется подачей требуемых сигналов управления на соответствующие входы. Так, в схеме, показанной на рис. 25.3, при подаче на вход S0 напряжения логической единицы сдвиг кода будет происходить влево (в сторону старших разрядов), поскольку логическая схема управления 2И - 2И - 2ИЛИ будет разрешать прохождение сигналов с выходов Q i -го триггера на вход D i -го триггера, и наоборот, при подаче на вход S1 напряжения логической единицы будет разрешено прохождение сигнала с выхода Q i -го триггера на вход D i 1-го триггера – будет реализовываться сдвиг кода вправо (в сторону младших разрядов).
Рис. 25.3. Реверсивный регистр
Условно-графическое обозначение параллельного, сдвигового и реверсивного регистров приведено на рис. 25.4.
Рис. 25.4. Условные графические обозначения регистров
Выводы микросхем, показанных на рис. 25.4, следующие:
- D1 – DN - входы D -триггеров соответствующих разрядов при записи информации в параллельном коде;
- Q1 – QN - прямые выходы Q -триггеров;
- С – вход тактовых импульсов;
- R – вход обнуления;
- S0, S1 – входы управления направлением сдвига;
|
|
|
- VR – вход последовательного кода при сдвиге вправо (R – от англ. Right), при сдвиге кода влево применяется обозначение VL (Left).
Основную массу регистров, применяемых на практике, представляют регистры сдвига, т.к. помимо операции хранения они могут осуществлять преобразование параллельного кода в последовательный и наоборот, прямого кода – в обратный и наоборот, выполнять арифметические и логические операции, временную задержку и деление частоты.
25.2. Сдвиговые регистры
Рассмотрим работу сдвиговых регистров на примере микросхемы К155ИР1 (рис. 25.5).
Рис. 25.5. ИМС К155ИР1
Рабочий режим регистра задается уровнем сигнала на входе L. Ввод информации последовательным кодом, а также сдвиг ее вправо производится при L = 0. Входная информация подается на вход VR, а тактовые импульсы на вход С1. Сдвиг вправо на один разряд происходит при действии среза тактового импульса. Информация после четырех тактовых импульсов может быть считана с выходов Q1 – Q4.
Ввод информации параллельным кодом осуществляется при L = 1. Тактовые импульсы подаются на вход С2. По срезу тактового импульса информация с входов D1 – D4 переписывается на соответствующие выходы Q1 – Q4. Состояние входов VR и С1 при этом не имеет значения.
При L = 1 можно реализовать преобразование последовательного кода в параллельный со сдвигом влево. Для этого необходимо соединить выходы Q4,Q3, Q2 с входами D3, D2,D1, соответственно, а информацию вводить в регистр через вход D4. Сдвиг кода влево на один разряд происходит при действии среза каждого тактового импульса, подаваемого на синхровход С2.
Во избежание сбоев в работе регистра смена состояний входа L должна происходить только при С1 = С2 = 0. Кроме того, на информационных входах сигналы должны обновляться до прихода фронта тактового импульса.
Используя универсальный сдвигающий регистр типа ИР1, можно строить многоразрядные регистры, для чего необходимо выход последнего разряда одного универсального регистра подключить к входу VR последующего универсального регистра. Пример построения двенадцатиразрядного сдвигающего регистра приведен на рис. 25.6.
|
|
|
Рис. 25.6. Двенадцатиразрядный сдвигающий регистр
Применяя дополнительный внешний инвертор, можно осуществить деление частоты. На рис. 25.7 приведены примеры построения делителей частоты на 2 и 3. При этом сигнал на выходе L = 0.
Рис. 25.7. Делители частоты на 2 и 3
Импульсы, подлежащие делению по частоте повторения, поступают на вход синхронизации С1, а выходные импульсы снимаются с выходов Q, соединенных через инверторы обратной связи с входом VR.
|
|
|
