 |
ЗУ с двухкоординатной выборкой
|
|
|
|
Число выходов дешифратора и адресных линий внутри микросхемы равно количеству ячеек в накопителе и может быть весьма значительным, что технологически ограничивает емкость памяти в пределах кристалла. Так, при 1К ячеек это число равно 1024. Его можно значительно уменьшить, если использовать двухкоординатную адресацию.
В этом случае каждый запоминающий элемент матрицы выбирается дешифратором строки и дешифратором столбца (рисунок 8.11).
Рисунок 8.11
При этом выбранным оказывается элемент, находящийся на пересечении возбужденных линий, одна из которых принадлежит дешифратору строки, а другая — дешифратору столбца. Каждая такая двухкоординатная матрица хранит одноименные разряды всех записываемых слов (одна матрица — первые разряды, другая — вторые и т. д.), а все k-разрядное слово хранится в kматрицах.
Предположим, что в двухкоординатную матрицу надо занести информацию, которая содержалась в одном столбце однокоординатной матрицы с числом ячеек 1К, т.е. в двухкоординатной матрице надо адресовать 1024 находящихся в ней запоминающих элемента (ЗЭ). Это можно обеспечить адресными линиями дешифраторов строк и столбцов, каждый из которых имеет 32 вывода (1024 = 32 х 32), что существенно меньше 1024. При этом каждый ЗЭ должен содержать конъюнктор, регистрирующий одновременно возбужденные линии строки и столбца.
Одна часть разрядов адреса, установленного на входах А0 — А9 (210= 1024), поступает на входы дешифратора строк, другая — на входы дешифратора столбцов. Если матрица накопителя квадратная, то разряды полного адреса распределяются между дешифраторами поровну.
На рисунке 8.12 показана структура двух запоминающих элементов 
матрицы с двухкоординатной адресацией.
|
|
|
Рисунок 8.12
В отличие от однокоординатной структуры выбор ЗЭ осуществляется здесь двумя возбужденными адресными линиями через конъюнктор Kij (где i — номер строки, j — номер столбца накопительной матрицы), с одним дизъюнктором связаны выходы триггеров всех ЗЭ, а его выход подключен к трехстабильному элементу.
Микросхемами с описанной организацией составляется модуль на требуемое число разрядов.
На рисунке 8.13 показан модуль ОЗУ, состоящий из восьми микросхем S0—S7 с описанной структурой.
Рисунок 8.13
Десять адресных входов А0—А9 позволяют выбирать один из 1024 запоминающих элементов, запись в который производится по входу D, а считывание — с выхода Q.
Адресные входы всех микросхем запараллелены, поэтому каждая комбинация на них адресует (выбирает) восемь ЗЭ, идентично расположенных в восьми накопительных матрицах, т.е. выбирает восьмиразрядное слово — один байт.
Полная емкость модуля составляет 1024 восьмиразрядных слов — 1 Кбайт. Все входы выбора микросхем (CS) соединены, поэтому обращение к ним происходит как к единому блоку. Соединены и все входы W/R записи/чтения, поэтому в каждой из этих операций одновременно участвуют все восемь микросхем.
Рисунок 8.13 демонстрирует наращивание разрядности слова, заносимого в ОЗУ. Некоторые типы микросхемы ОЗУ имеют двунаправленные входы данных, через которые можно вводить или выводить информацию. Это дополнительно уменьшает число соединительных линий в кристалле. В структуре таких микросхем имеются выходные буферы с тремя состояниями. Одни из них пропускают данные на запись и блокируются сигналом «Чтение», другие пропускают считываемые данные и блокируются сигналом «Запись».
Большинство типов используемых микросхем ОЗУ энергозависимо: при отключении питания записанная информация теряется. В настоящее время разработаны и выпускаются промышленностью микросхемы ОЗУ на базе МНОП-транзисторов, сохраняющие информацию в течение тысяч часов.
|
|
|
Рассмотрим ИМС ОЗУ К176РУ2 емкостью на 256 бит с двухкоординатной выборкой данных. Выбор элемента памяти осуществляется не по одной шине, а по двум (по строкам и столбцам).
Функциональная схема такого ОЗУ емкостью 256 бит приведена на рисунке 8.14.
Рисунок 8.14
Для выбора 256=28 ячеек необходимы восемь адресных входов. Адресные входы разделены на две четверки, каждая из которых управляет дешифратором на 16 положений. При любой комбинации сигналов А1—А8 единичные значения сигналов на шине строки и шине столбца окажутся только у одного элемента памяти. Только этот элемент будет воспринимать управляющие сигналы, идущие по общим шинам:
· выбор микросхемы (CS),
· разрядная шина 1;
· разрядная шина 0.
Анализ логической структуры блока местного управления (три элемента И) позволяет составить таблицу режимов работы этого ОЗУ. В таблице 8.2 представлены режимы работы ИМС К1176РУ2.
Таблица 8.2 - Режимы работы ИМС К176РУ2
| CS | W / R | Функция |
| Запись в выбранную ячейку | ||
| Считывание из выбранной ячейки | ||
| Хранение информации | ||
| Хранение информации |
УГО микросхемы показано на рисунке 8.15.
Рисунок 8.15
Выходной усилитель ОЗУ в режиме записи и хранения информации находится в третьем состоянии (состояние с высоким сопротивлением), что позволяет наращивать объем памяти так же, как и для микросхемы К155РУ2.
Используя микросхему, необходимо помнить, что информация на адресных (А1—А8) и информационном D входах должна меняться при высоком уровне сигнала CS как в режиме записи, так и в режиме считывания. В противном случае будет разрушаться ранее записанная информация.
Смена информации должна производиться за время не менее 0,1 мкс до начала сигнала CS = 0 либо не ранее чем через 0,5 мкс после его окончания.
|
|
|
