 |
Описание взаимодействия всех блоков микро-ЭВМ
|
|
|
|
ВВЕДЕНИЕ
В ходе выполнения курсового проекта необходимо разработать микро-ЭВМ с заданными, в соответствии с вариантом задания, условиями на базе программируемой логической интегральной схеме в среде автоматизированного проектирования (САПР).
Программируемая логическая интегральная схема (ПЛИС) - электронный компонент, используемый для создания цифровых интегральных схем. В отличие от обычных цифровых микросхем, логика работы ПЛИС не определяется при изготовлении, а задаётся посредством программирования (проектирования). Для программирования используются программаторы и отладочные среды, позволяющие задать желаемую структуру цифрового устройства в виде принципиальной электрической схемы или программы на специальных языках описания аппаратуры.
Тип используемой архитектуры – принстонская. Под архитектурой вычислительной машины обычно понимается логическое построение ВМ. Основателем принстонской архитектуры является Джон фон Нейман, поэтому данную архитектуру также называют Фон – Неймановской.
Рисунок 1 – Структура микро-ЭВМ с принстонской архитектурой.
Концепция вычислительной машины, изложенная в статье фон Неймана, предполагает единую память для хранения команд и данных. Такой подход был принят в вычислительных машинах, создававшихся в Принстонском университете, из – за чего и получил название принстонской архитектуры. Долгие годы этот тип архитектуры был и остаётся преобладающим, хотя он порождает проблемы пропускной способности тракта <процессор – память>. В последнее время в связи с широким использованием кэш-памяти разработчики ВМ все чаще обращаются к гарвардской архитектуре.
|
|
|
Принстонская архитектура имеет одну физическую линию, поэтому она имеет много недостатков по отношению ко второму типу архитектуры – гарвардской. При использовании принстонской архитектуры необходимо предусмотреть механизм разделения потока данных и адреса. Это можно сделать с помощью мультиплексирования шины или разделять эти два потока по фронту или спаду сигнала тактового генератора. В данном курсовом проекте использован способ разделения этих двух потоков по фронту сигнала тактового генератора.
Достоинство принстонской архитектуры – это ее относительно меньшая стоимость по отношению к гарвардской архитектуре.
В настоящее время программируемые логические интегральные схемы получили широкое применение благодаря универсальности, простоте программирования, сокращению цикла проектирования конечного устройства, гибкости, доступности средств разработки.
При работе с микросхемами программируемой логики основным инструментом является САПР. Фирма Altera предлагает два САПР: MAX+PLUS II и Quartus II. Каждый САПР поддерживает все этапы проектирования: Ввод проекта, Компиляция, Верификация и Программирование. САПР MAX+PLUS II является более простым в освоении по сравнению с Quartus II. Он поддерживает семейства MAX, FLEX и ACEX, которые содержат микросхемы с 5В питанием и количеством функциональных преобразователей от 32 до 4992 и имеет меньшее количество настроек. Этот САПР фирма Altera не развивает и рекомендует переходить на Quartus II.
САПР Quartus II является основным. Фирма Altera активно его развивает. Он поддерживает все новые семейства микросхем и обладает особенностями, которых нет в MAX+PLUS II.
Основные возможности пакета Quartus II:
- различные способы ввода поведенческих структурных описаний проекта;
- интегрированные средства помощи для создания сложных проектов Mega Wizard & SOPC;[Э1]
- система синтеза;
- система размещения внутренних ресурсов и разводки ПЛИС;
|
|
|
- система моделирования;
- система временного анализа и анализа потребляемой энергии;
- система программирования ПЛИС;
- средства оптимизации быстродействия LogicLock;
- система интеграции с другими САПР;
- система проектирования блоков цифровой обработки сигналов(DSP);
- интегрированные средства разработки ПО для микро-ЭВМ;
- поддержка использования IP-модулей;
- поддержка ОС – Windows, Solaris, HPUS, Linux.
РАЗРАБОТКА ОБЩЕЙ СТРУКТУРЫ МИКРО-ЭВМ
Функциональный состав
В функциональный состав реализуемой микро-ЭВМ входят следующие компоненты:
- запоминающие устройства (асинхронное ОЗУ и синхронное ПЗУ);
- устройство управления (УУ);
- арифметико-логическое устройство (АЛУ);
- контроллер прямого доступа к памяти (КПДП);
- контроллер прерываний.
Запоминающее устройство – носитель информации, предназначенный для записи и хранения данных. В основе работы запоминающего устройства может лежать любой физический эффект, обеспечивающий приведение системы к двум или более устойчивым состояниям. Запоминающие устройства делятся на два типа – ОЗУ (оперативное запоминающее устройство) и ПЗУ (постоянное запоминающее устройство) ПЗУ – энергонезависимая память, используется для хранения массива неизменяемых данных. ОЗУ – техническое устройство, реализующее функции оперативной памяти. Это часть системы компьютерной памяти, в которой временно хранятся данные и команды, необходимые процессору для выполнения им операции и время доступа к которой не превышает одного его такта. Обязательным условием является адресуемость памяти (каждое машинное слово имеет индивидуальный адрес). В отличие от ПЗУ, в ОЗУ обеспечено не только чтение хранящейся в ячейках информации, но и ее оперативное изменение в темпе вычислительного процесса. В ПЗУ информация хранится и при отсутствии питания, а в ОЗУ при отсутствии питания информация стирается. В асинхронных запоминающих устройствах сигналы управления могут задаваться как импульсами, так и уровнями.
Устройство управления – самое сложное в реализации устройство, оно необходимо для осуществления всех процессов, проходящих в микро-ЭВМ. Устройство управления предназначено для выработки управляющих сигналов, под воздействием которых происходит преобразование информации в арифметико-логическом устройстве, а также операции по записи и чтению информации в/из запоминающего устройства.
|
|
|
Арифметико-логическое устройство – блок процессора, который под управлением УУ служит для выполнения арифметических и логических операций над данными, представляемыми в виде машинных слов и называемыми операндами. По своим функциям АЛУ является операционным блоком, выполняющим микрооперации, обеспечивающие приём операндов из других устройств (например, памяти), их преобразование и выдачу результатов в другие устройства. В разрабатываемой микро-ЭВМ АЛУ должно выполнять операции сложения с переносом (ADC) и «логического ИЛИ» (OR).
Контроллер прямого доступа к памяти (DMA-контроллер) обеспечивает режим обмена данными между устройствами или же между устройством и основной памятью (ОЗУ), без участия центрального процессора. В результате скорость передачи увеличивается, так как данные не пересылаются в центральный процессор и обратно. Контроллер может получать доступ к системной шине независимо от ЦП. Контроллер содержит несколько регистров, доступных центральному процессору для чтения и записи. Регистры контроллера задают порт, который должен быть использован, направление переноса данных (чтение/запись), единицу переноса (побайтно/пословно), число байтов, которое следует перенести. Начальный адрес – 8, а объём – 4 байта.
Контроллер прерываний – микросхема или встроенный блок процессора, отвечающий за возможность последовательной обработки запросов на прерывание от разных устройств. При работе микро-ЭВМ в ней могут произойти события, требующие немедленной реакции. Такая реакция обеспечивается прерыванием программы и переходом к обслуживанию источников запросов на прерывание.
При использовании принстонской архитектуры необходимо предусмотреть механизм разделения потока данных и адреса, т.к. шина адреса и шина данных смешанные. Это можно сделать с помощью мультиплексирования шины.
|
|
|
Мультиплексор шины (МШ) Spliter позволяет разделить шины адреса и данных.
Устройство объединения шин Conector позволяет объединить шины адреса и данных.
Разрядность шины адреса – 10, шины данных – 10.
Количество регистров общего назначения (РОН) - 8.
В разрабатываемой микро-ЭВМ должна использоваться индексная адресация. При такой адресации эффективный адрес операнда рассчитывается как начальный адрес плюс значение счетчика. При каждом считывании из памяти значение счетчика инкрементируется. Так как содержимое регистра легко изменить в ходе работы программы, данный способ адресации позволяет динамически назначать адрес операнда для некоторой машинной команды
Описание взаимодействия всех блоков микро-ЭВМ
Структура любой ЭВМ является достаточно сложной и включает в себя память(ОЗУ и ПЗУ), арифметико-логическое устройство, устройство управления, контроллер прерываний и контроллер прямого доступа к памяти.
Общее управление всеми элементами ЭВМ и взаимную синхронизацию их работы обеспечивает устройство управления, исполняющее команды пользователя. Это могут быть команды внешнего управления, поданные, например, с пульта, либо команды программы, заранее занесенные в память. Устройство управления должно автоматически выбирать команду из соответствующей ячейки памяти, исполнять ее, выбирать следующую и т.д. Обычно используется так называемый естественный порядок выполнения команд, когда последовательно друг за другом выполняются команды, занесенные в ячейки памяти с последовательно увеличивающимися адресами.
Таким образом, взаимодействие блоков проектируемой схемы должно выглядеть следующим образом:
- Выборка команды из ПЗУ. Для этого устройство управления подаёт адрес на ПЗУ. Счётчик адреса является внутренней переменной устройства управления.
- Анализ команды устройством управления и выполнение им соответствующих действий. Если команда является операцией с РОНами или АЛУ, то подаются соответствующие синхросигналы на требуемые устройства
- Если в процессе выполнения команды происходит исключительна ситуация, то выставляются соответствующий сигнал прерывания. Если это прерывание в АЛУ, то результат операции обнуляется.
- КПДП должен учитывать состояние устройства управления. Нужно обеспечить мультиплексирование шин адреса и данных к ОЗУ, так как шина адреса может так же использоваться устройство управления, а шину данных – АЛУ.
Наличие синхросигналов на ОЗУ не требуется, так как оно являются асинхронным.
Функциональная схема разрабатываемой микро-ЭВМ представлена на рисунке 1.1.
|
|
|
Рисунок 1.1 – Функциональная схема микро–ЭВМ.
Назначение используемых сигналов приведено в таблицах 1.1 – 1.8.
Таблица 1.1 - Назначение сигналов ОЗУ
| Название | Тип | Назначение |
| data[9..0] | Входной | Данные, поступающие в ОЗУ |
| address[9..0] | Входной | Адрес обращения к ОЗУ |
| We | Входной | Сигнал чтения/записи из/в ОЗУ |
| q[9..0] | Выходной | Выходные данные |
Таблица 1.2 - Назначение сигналов ПЗУ
| Название | Тип | Назначение |
| address[9..0] | Входной | Адрес команды |
| Outclock | Входной | Сигнал выбора памяти (ОЗУ или ПЗУ) |
| q[9..0] | Выходной | Данные |
Таблица 1.3 - Назначение сигналов управляющего устройства
| Название | Тип | Назначение |
| START | Входной | Сигнал о начале работы |
| CLK | Входной | Сигнал синхронизации |
| CMD[9..0] | Входной | Данные, считанные с ПЗУ |
| IRQ_ADR[1..0] | Входной | Адрес прерывания с блока прерывания |
| IRQ_E | Входной | Сигнал прерывания с блока прерывания |
| HLT | Входной | Остановка устройства |
| HOLD | Входной | Остановка устройства с КПДП |
| CS_ROM | Выходной | Чтение с ПЗУ |
| CS_RAM | Выходной | Чтение с ОЗУ |
| RW_RAM | Выходной | Запись в ОЗУ |
| Продолжение таблицы 1.3 | ||
| ADR_ROM[9..0] | Выходной | Адрес ячейки ПЗУ |
| ADR_RAM[9..0] | Выходной | Адрес ячейки ОЗУ |
| MUX_RAM | Выходной | Выбор откуда приходят данные 0 с ПЗУ;1 с РОН/АЛУ |
| MUX_RON/ALU | Выходной | Выбор откуда приходят данные 0 с РОН;1 с АЛУ |
| ADR_RON[2..0] | Выходной | Адрес ячейки в РОН |
| WE_RON | Выходной | Запись в РОН |
| OE_RON | Выходной | Чтение с РОН |
| MUX_RON | Выходной | Выбор откуда приходят данные 0 с ОЗУ;1 с АЛУ |
| L0_ALU | Выходной | Арифметическая функция |
| L1_ALU | Выходной | Логическая функция |
| WE_ALU | Выходной | Запись в регистр АЛУ |
| OE_ALU | Выходной | Чтение с регистра АЛУ |
| IRQ_RAM | Выходной | Остановка ОЗУ |
| IRQ_ALU | Выходной | Остановка АЛУ |
| IRQ_RON | Выходной | Остановка РОН |
| SET_KPDP | Выходной | Работай управляет КПДП |
| IRQ_OUT | Выходной | Готовность принять прерывание |
Таблица 1.4 - Назначение сигналов арифметико-логического устройства
| Название | Тип | Назначение |
| A[9..0] | Входной | Операнд 1 |
| B[9..0] | Входной | Операнд 2 |
| L0 | Входной | Арифметическая функция |
| L1 | Входной | Логическая функция |
| S[9..0] | Выходной | Результат операции |
| P_OUT | Выходной | Бит для переноса |
Таблица 1.5 - Назначение сигналов контроллера прямого доступа к памяти
| Название | Тип | Назначение |
| DATA_FROM_EX[31..0] | Входной | Данные, поступившие из внешнего устройства |
| DATA_FROM_ALU[31..0] | Входной | Данные, поступившие из АЛУ |
| CLK | Входной | Сигнал синхронизации |
| SET | Входной | Разрешает работу КПДП |
| DATA_TO_RON[9..0] | Выходной | Данные, записывающиеся в РОН |
| ADR_TO_RON[2..0] | Выходной | Адрес ячейки РОН |
| WE_KPDP | Выходной | Сигнал записи в РОН |
| Продолжение таблицы 1.5 | ||
| OE_KPDP | Выходной | Сигнал чтения с РОН |
| SEL | Выходной | Сигнал выбора |
| DATA_TO_ALU[9..0] | Выходной | Данные для записи в ОЗУ |
| L0_KPDP | Выходной | Арифметическая функция |
| L1_KPDP | Выходной | Логическая функция |
| DATA_TO_EX[31..0] | Выходной | Данные, посылаемые на внешнее устройство |
| HOLD | Выходной | Остановка УУ |
Таблица 1.6 - Назначение сигналов устройства прерываний
| Название | Тип | Назначение |
| IRQ0 | Входной | Запрос прерывания от устройства |
| IRQ 1 | Входной | Запрос прерывания от устройства |
| IRQ 2 | Входной | Запрос прерывания от устройства |
| IRQ 3 | Входной | Запрос прерывания от устройства |
| IRQ_E | Входной | Готовность отправить прерывание |
| IRQ_ADR[2..0] | Выходной | Адрес прерывания |
| IRQ_OUT | Выходной | Сигнал прерывания в УУ |
|
|
|
