Описание работы устройства на вентильно-регистровом уровне

Память – это часть ЭВМ, предназначенная для запоминания и выдачи информации. Запоминающий элемент – это место хранения бита информации. Типичный пример ЗЭ – триггер. На основе ЗЭ организуется хранение более крупных единиц информации – слов. Ячейка памяти – это фиксированная совокупность ЗЭ, обращение к которым производится одновременно как единому целому. Ячейка памяти – это место хранения слова информации.

Запоминающие устройства (ЗУ) служат для хранения информации и обмена ею с другими цифровыми устройствами (ЦУ). Микросхемы и системы памяти постоянно совершенствуются как в области схемотехники, так и в области развития новых архитектур.

Для классификации ЗУ важнейшим признаком является способ доступа к данным. При адресном доступе код на адресном входе указывает ячейку, с которой ведется обмен данными. Все ячейки адресной памяти в момент обращения равнодоступны. Эти ЗУ наиболее распространены, и другие виды памяти часто строят на основе ЗУ адресного типа с соответствующими модификациями.

Адресные ЗУ делятся на RAM (Random Access Memory) и RОМ (Read-Only Memory). Русские синонимы термина RAM: ОЗУ (оперативные ЗУ). Оперативные ЗУ хранят данные, участвующие в обмене при исполнении текущей программы, которые могут быть изменены в произвольный момент времени. Запоминающие элементы ОЗУ, как правило, не обладают энергонезависимостью.

RAM делятся на статические и динамические. В первом варианте запоминающими элементами являются триггеры, сохраняющие свое состояние, пока схема находится под питанием и нет новой записи данных. Во втором варианте данные хранятся в виде зарядов конденсаторов, образуемых элементами МОП-структур. Саморазряд конденсаторов ведет к разрушению данных, поэтому они должны периодически (каждые несколько миллисекунд) регенерироваться. В то же время плотность упаковки динамических элементов памяти в несколько раз превышает плотность упаковки, достижимую в статических RAM.[1]

Проанализировав выше описанную информацию и, учитывая задание, разрабатывать будем статическую асинхронную RAM. По условию задания шина адреса равна 10 бит, а шина данных 10 бит. Это достаточно большая разрядность, поэтому могут возникнуть проблемы с компиляцией. А так же, конечная схема разрабатываемого RAM будет очень объемной.

За основу была взята структура памяти 3D. Функциональная схема 3D структуры изображена на рисунке 3.1. Структура 3D позволяет резко упростить дешифраторы адреса с помощью двухкоординатной выборки запоминающих элементов. Код адреса разрядностью n делится на две половины, каждая из которых декодируется отдельно. Выбирается запоминающий элемент, находящийся на пересечении активных линий выходов обоих дешифраторов.

Рисунок 3.1 – Структура памяти 3D

По условию курсового проекта в ОЗУ будет 1024 ячейки памяти 2¹⁰. Т.к. мы используем 3D структуру то нам понадобиться два дешифратора на 32 (2⁵), и логическое ИЛИ на 32 шины по 10 бит. Эта схема очень большая и из-за этого мы каждый столбец объединим в отдельный блок. Ячейкой памяти в ОЗУ будет регистр на 10 бит. Его схема находится в приложении Д стр.49, а условно-графическое изображение приведено на рисунке 3.2. Схема дешифратора на 32 находится в приложении Б стр.41, а условно-графическое изображение приведено на рисунке 3.3. Схема логического ИЛИ на 32 шины по 10 бит находится в приложении Б стр.42, а условно-графическое изображение приведено на рисунке 3.4. Схема столбца ОЗУ находится в приложении Б стр.43, а условно-графическое изображение приведено на рисунке 3.5. Схема всей ОЗУ находится в приложении Б стр.43.

Рисунок 3.2 – Условно-графическое изображение регистра на 10 бит

Рисунок 3.3 – Условно-графическое изображение дешифратора на 32

Рисунок 3.4 – Условно-графическое изображение логического ИЛИ на 32 шины по 10 бит

Рисунок 3.5 – Условно-графическое изображение столбца ОЗУ