Главная | Обратная связь | Поможем написать вашу работу!

Розділ 3. Аналіз і синтез послідовнісних функціональних цифрових вузлів

Послідовнісні схеми,або ЦА з пам’яттю,реалізовують ЛФ, значення яких у даний момент часу визначаються не тільки сукупністю значень вхідних змінних у цей же момент часу, але й попереднім станом схеми (попередніми значеннями вхідних змінних).

До послідовнісних цифрових вузлів відносять: тригери, регістри, лічильники, дільники частоти слідування імпульсів, схеми порівняння поточного і попередніх станів; перетворювачі паралельної двійкової інформації у послідовну та навпаки, накопичувальні суматори та ін.

У техніці зв’язку послідовнісні схеми застосовуються дуже часто. Наприклад, лічильники застосовуються в пристроях фазової корекції, вимірювальних приладах цифрового типу, у перетворювачах циклів та інших вузлах засобів зв’язку. На основі лічильників реалізовуються дільники частоти слідування імпульсів. Регістри широко використовуються в спеціальній апаратурі, з їхньою допомогою здійснюється кодування дискретної інформації, виконуються допоміжні операції з тимчасового зберігання та перетворення кодових слів у процесорах обчислювальної техніки.

Тригери

Найпростішими з послідовнісних цифрових вузлів є тригери – логічні схеми, які можуть знаходитись у одному з двох стійких станів і стрибком переходити в інший стан під впливом зовнішніх сигналів(через це інколи тригер називають бістабільним елементом). Перехід у інший стан частіше за все залежить не тільки від поточних значень вхідних сигналів, але й від попереднього стану тригера. Інформація про попередній стан тригера, що надходить з його виходу разом з вхідними сигналами, визначає його роботу. Саме через це тригери завжди є пристроями із зворотними зв’язками.

У цифровій техніці використовують тригери, побудовані на ЛЕ. Тригери, в свою чергу, є основою для побудови складних функціональних цифрових вузлів різного призначення – лічильників та розподілювачів імпульсів, дільників частоти слідування імпульсів, регістрів, запам’ятовувальних пристроїв.

Інтегральні тригери класифікуються за способом отримання інформації, за принципом побудови та функціональними можливостями.

За способом отримання інформації розрізняють синхронні та асинхронні тригери. Асинхронні тригери сприймають інформаційні сигнали та реагують на них безпосередньо в момент їх появи на інформаційних входах тригера. Синхронні тригери реагують на інформаційні сигнали за умови наявності дозволяючого сигналу на спеціальному керуючому вході С, який називають входом синхронізації. Синхронні тригери у свою чергу поділяються на тригери із статичним та динамічним управлінням по синхровходу.

Тригери із статичним управлінням (керовані рівнем сигналу) сприймають інформаційні сигнали за умови надходження на синхровхід рівня логічної одиниці (прямий С -вхід) або нуля (інверсний С -вхід). Тригери із динамічним управлінням (керовані фронтом сигналу) сприймають інформаційні сигнали при зміні сигналу на С -вході з 0 на 1 (прямий динамічний С -вхід) або з 1 на 0 (інверсний динамічний С -вхід).

За принципом побудови синхронні тригери можна поділити на одноступеневі та двоступеневі. Одноступеневі тригери мають лише один ступінь запам’ятовування інформації, а у двоступеневих тригерах таких ступенів два. Спочатку інформація записується у перший ступінь, потім переноситься у другий і потрапляє на вихід тригера. Двоступеневі тригери також називають тригерами типу MS (від англійського Master – Slave, тобто «майстер – помічник»). Ця абревіатура відображає характер роботи тригера: вхідний ступінь виробляє нове значення вихідної змінної Q, а вихідний ступінь його копіює.

За функціональними можливостями (або за способом організації логічних зв’язків) розрізняють:

1. Тригер з окремим встановленням станів 0 та 1 (RS-тригер).
R (від англійського RESET – скидання) – окремий вхід встановлення у
стан 0. S (від англійського SET – встановлення) – окремий вхід встановлення тригера у стан 1.

2. Універсальний тригер з інформаційними входами J та K (JK-тригер). Тут J – вхід для встановлення універсального тригера у стан 1.
K – вхід для встановлення універсального тригера у стан 0.

3. Тригер, який отримує інформацію лише через один вхід
D – тригер затримки або D-тригер (D від англійського DELAY – затримка). Тут вхід D – інформаційний вхід для встановлення тригера у стан, який співпадає з логічним рівнем на цьому вході.

4. Тригер із лічильним входом – Т-тригер або лічильний тригер. Тут вхід Т – лічильний вхід.

5. Комбіновані тригери, у яких сполучені декілька типів тригерів. Наприклад, тригер типу RST – лічильний тригер, що також має входи встановлення та скидання.

З класифікації тригерів за їх функціональними можливостями стає зрозумілим, що назва тригера за цією ознакою цілком визначається типами його входів. Тригер будь-якого типу має два виходи: прямий Q та інверсний Стан тригера визначається за прямим виходом.

Головними показниками тригерів є їх швидкодія, чутливість, потужність, що споживається від джерела живлення, захищеність від перешкод та функціональні можливості.

Швидкодія визначається максимальною частотою перемикань станів тригера і досягає сотень мегагерц. Чутливість тригера визначається найменшою напругою на вході (пороговою напругою), при якій відбувається перемикання тригера. Захищеність тригера від перешкод визначається його спроможністю працювати за умови впливу на нього різноманітних перешкод. Функціональні можливості визначаються кількістю та типом входів тригера.

Для повного визначення тригера достатньо задати його структурну схему на підставі базових логічних елементів (частіше за все використовують елементи ТА-НІ, АБО-НІ) та закон функціонування тригера у вигляді логічної функції або таблиці переходів.

В основі тригерів всіх типів лежить основний (базовий) RS -тригер з прямими або інверсними входами.

Асинхронні RS -тригери

Асинхронний RS -тригер з прямими входами має два інформаційні входи R та S, які використовуються для встановлення його відповідно у стан 0 та 1, а також два виходи – прямий Q та інверсний . Цей тригер побудований на двох логічних елементах АБО-НІ, які охоплені зворотними зв’язками. Схема та УГП тригера подані на рисунку 3.1.а, б відповідно.

а) б)

Рис. 3.1. Схема та УГП асинхронного RS-тригера з прямими входами

У цій схемі вихід кожного елемента АБО-НІ підключений до одного із входів іншого елемента. Саме таке з’єднання й забезпечує два стійких стани тригера. У RS -тригерах з прямими входами сигналами управління є тільки одиничні рівні сигналів. Взагалі,вхідні сигнали, які приводять до перемикання елементів, називають активними, а ті, які не приводять до такого перемикання – пасивними. Для елементів АБО-НІ активним сигналом є сигнал логічної 1.

Нехай ми маємо на входах тригера R = 0 та S = 0. Якщо початковий стан тригера , то з виходу Q логічний 0 подається до одного із входів елемента Б; при цьому на обох входах елемента Б діють логічні нулі і на виході елемента є сигнал логічної одиниці (). З виходу елемента Б логічна 1 потрапляє на вхід елемента А, що забезпечує на його виході рівень логічного 0. Це один із стійких станів тригера. У стані 1 тригера , і відповідно , при цьому на обох входах елемента А діють нульові логічні рівні, що забезпечує .

Таким чином, у кожному з двох стійких станів тригера елементи А і В знаходяться у протилежних станах. Перемикання тригера з одного стійкого стану до іншого відбувається при надходженні активних сигналів на входи. Якщо R = 1, тобто, якщо тригер знаходився у стані 0 (), то цей стан не зміниться. Якщо ж тригер знаходився у стані 1, то при надходженні сигналу R = 1 він перейде до стану 0. Аналогічно, якщо S = 1, то .

Одночасне надходження активних сигналів 1 на обидва входи
(S = R = 1) є неприпустимим, через те, що при цьому на обох входах встановлюється нульовий стан, а після припинення дії активних сигналів стан тригера лишатиметься невизначеним: через випадкові чинники тригер може перейти до стану 1 або 0. Наведений вище алгоритм функціонування тригера може бути наглядно поданий за допомогою таблиці переходів (табл. 3.1). У цій таблиці Q^t – початковий стан тригера, Q^t+1 – наступний стан тригера, у який він перейде після надходження на його входи відповідної комбінації сигналів R та S.

Висновки:

1. При S = R = 0 тригер залишається у попередньому стані (режим зберігання інформації).

2. При R = 1; S = 0 тригер переходить до стану 0 незалежно від попереднього стану. Аналогічно при R = 0; S = 1 тригер переходить до стану 1 незалежно від попереднього стану.

3. Комбінація вхідних сигналів S = R = 1 є забороненою для RS -тригера з прямими входами.

Таблиця 3.1

R	S	Q^t	Q^t+1	Режим роботи тригера
				Q^t	Режим зберігання інформації
					Встановлення 1
					Встановлення 0 (скидання)
			- -	-	Комбінація заборонена

Асинхронний RS -тригер з інверсними входами побудований на елементах ТА-НІ. При цьому активним логічним рівнем на його входах є рівень логічного 0, а пасивним – рівень 1. Схема та графічне позначення такого тригера подані відповідно на рисунку 3.2 а, б.

а) б)

Рис. 3.2. Схема та УГП асинхронного RS-тригера з інверсними входами

Можливі стани тригера показані у таблиці переходів (табл. 3.2).

Висновки:

1. При S = R = 1 тригер залишається у попередньому стані.

S	R	Q ^t+1
		-


		Q ^t

2. При R = 1; S = 0 Q^t+1 = 1 і аналогічно при R = 0; S = 1 Q^t+1 = 0.

3. Комбінація S = R = 0 є забороненою.

Синхронний RS -тригер

Синхронний RS -тригер відрізняється від асинхронного наявністю
С -входу, на який надходять синхронізуючі (тактові) сигнали. Синхронний тригер складається з асинхронного RS -тригера та комбінаційного цифрового пристрою, як показано на рисунку 3.3 а. УГП такого тригера подано на рисунку 3.3 б.

а) б)

Рис. 3.3. Схема та УГП синхронного RS-тригера

З допомогою логічних елементів ТА-НІ, які створюють вхідний комбінаційний пристрій, забезпечується передавання активних рівнів сигналів на інформаційних входах S та R синхронного тригера на інверсні входи внутрішнього асинхронного тригера лише за умови наявності логічної 1 на синхровході С. При С = 1 стан тригера визначається сигналами на його входах аналогічно до розглянутого вище асинхронного тригера. При С = 0 тригер не реагує на рівні сигналів на входах S та R. Алгоритм функціонування тригера поданий у таблиці переходів (табл. 3.3).

Рядки, де С = 0 у таблиці відсутні через те, що вони не несуть корисної інформації.

Очевидно, що таблиця переходів такого синхронного тригера практично співпадає з таблицею переходів асинхронного RS -тригера із прямими входами (якщо не брати до уваги стовпець С таблиці 3.3), хоча у схемі застосований асинхронний RS -тригер з інверсними входами. Справа у тому, що всередині схеми, наведеної на рисунку 3.3, двічі відбувається інверсія тих самих сигналів – на виходах елементів ТА-НІ комбінаційного пристрою та на інверсних входах асинхронного тригера, що у відповідності до закону подвійної інверсії ( = Х) означає відсутність інверсії взагалі. Таким чином, у схемі можна виключити усі позначки внутрішніх операцій інверсії і при цьому для отриманої схеми буде справедлива та ж сама таблиця переходів.

Таблиця 3.3

S	R	C	Q ^t+1
			Q ^t


			-

Висновки: Наявність входу синхронізації С розширює можливості тригерів. Тому практично всі тригери, які виробляє промисловість, мають такий вхід. При цьому залишається можливість функціонування у асинхронному режимі: для цього лише потрібно подати на вхід С активний рівень сигналу.

Головним недоліком RS -тригерів є наявність заборонених комбінацій сигналів.

Статичні RS -тригери застосовуються для побудови регістрів пам’яті.

JK -тригери

Універсальний JK -тригер функціонує майже так само, як і звичайний RS -тригер. При цьому вхід J виконує роль входу S, а вхід K – входу R. Таким чином активний сигнал (рівень логічної 1), поданий на вхід J, переводить тригер у стан 1, а поданий на вхід К – у стан 0. Різниця полягає лише у тому, що при J = K = 1 тригер змінює свій стан на протилежний. JK -тригер не має заборонених комбінацій вхідних сигналів, наявність яких була головною вадою RS -тригерів.

Найпростіший JK -тригер можна побудувати з тогож елементу, що й синхронний RS -тригер. Схема такого тригера подана на рисунку 3.4. Алгоритм його функціонування поданий у таблиці переходів (табл. 3.4).

Таблиця 3.4

J	K	Q^t+1
		Q ^t


		^t

Рис. 3.4. Схема найпростішого JK-тригера

Нехай тригер знаходиться у стані 0 (Q = 0, = 1), а на його входах діють сигнали J = K = 0. При цьому на виходах обох елементів ТА-НІ – рівні логічної 1. У відповідності до рядка 4 з таблиці 3.4 така комбінація вхідних сигналів (R = S = 1) у асинхронному RS -тригері з інверсними входами забезпечує режим зберігання інформації (стан тригера залишається незмінним). Якщо ж подати на входи тригера сигнали J = K = 1, то вихідний сигнал другого елемента ТА-НІ не зміниться, а на виході першого елемента з’явиться сигнал логічного 0. При такій комбінації вхідних сигналів (R = 1, S = 0) асинхронний RS- тригер з інверсними входами переходить до стану 1 (рядок 2 таблиці 3.4). Аналогічні міркування можна провести стосовно одиничного початкового стану тригера. Таким чином, JK -тригер при надходженні на його входи сигналів J = K = 1 дійсно переходить до протилежного стану.

Треба зазначити, що на практиці застосовуються значно складніші схеми JK- тригерів від наведеної на рисунку 3.4.

По-перше, якщо проаналізувати роботу найпростішої схеми, можна помітити, що при тривалому надходженні на її входи сигналів J = K = 1, тригер буде безупинно переходити з одного стану в інший та навпаки. Тому реальні JK -тригери завжди мають вхід синхронізації.

По-друге, синхронні JK -тригери завжди будуються за двоступеневим принципом. Тобто вони мають у своєму складі два
RS -тригери, один з яких називають керованим, а другий – керуючим. Така побудова синхронних тригерів (не тільки JK, але й будь-яких типів) дозволяє усунути можливість встановлення тригера у невизначений стан через перехідні процеси при перемиканні або при короткочасних змінах вхідних сигналів. Слід відзначити, що сигнали синхронізації на керований та керуючий RS -тригери повинні надходити в протифазі.

Варіант схеми синхронного JK -тригера (одноступеневого) наведений на рисунку 3.5а, УГП JK -тригера (двоступеневого) – на рисунку 3.5б.

а) б)

Рис. 3.5. Схема та УГП синхронного JK-тригера

D - і T -тригери

D -тригер має один інформаційний вхід (D- вхід) і вхід синхронізації С. Головне призначення D -тригера – затримка сигналу на один такт синхронізації. D -тригер може бути отриманий з JK -тригера об’єднанням входу K з входом J через інвертор так, як це зображено на рисунку 3.6а.

Функціонування D -тригера відображено таблицею переходів, у якій виключені рядки для С = 0 (табл. 3.5). При С = 0 тригер може необмежений час зберігати раніше встановлений стан. При С = 1, інформація, що надходить на вхід D, потрапляє до тригера, але на виході його вона з’явиться із затримкою на один такт. Графічне позначення D -тригера подано на рисунку 3.6б.

Таблиця 3.5

D	C	Q^t+1

а) б)

Рис. 3.6. Схема та УГП D-тригера

D -тригер також може бути отриманий із схеми найпростішого RS‑ тригера, як це зображено на рисунку 3.7.

Рис. 3.7. Схема D-тригера

Як було розглянуто раніше, при надходженні на обидва інформаційні входи JK- тригера рівня логічної 1 (J = K = 1), він переходить до протилежного стану. З цієї точки зору найбільш доцільним способом перетворення JK- тригера на асинхронний Т -тригер є просте об’єднання його J і K -входів для отримання лічильного Т- входу, як це зображено на рисунку 3.8а.

На практиці частіше за все використовують синхронну схему
Т- тригера, у якій у якості Т -входу використовують вхід С синхронного
JK- тригера, а на J-, K- входи подають рівень логічної 1, як це зображено на рис. 3.8б. Алгоритм функціонування Т -тригера, однаковий для схем 3.8а та 3.8б (якщо не враховувати сигнал синхронізації), поданий у вигляді таблиці переходів (табл. 3.6). УГП тригера зображено на рисунку 3.8в.

Таблиця 3.6

T	Q^t+1
	Q ^t
	^t

а) б) в)

Рис. 3.8. Варіанти побудови та УГП Т-тригера

Т -тригер також може бути побудований на основі тригерів інших типів. На рисунку 3.9 наведені варіанти схем асинхронного Т -тригера на D -тригері та на синхронному RS- тригері.

а) б)

Рис. 3.9. Варіанти побудови Т-тригера

Регістри

Регістром називається послідовнісний ЦА, що реалізовує функції прийому, зберігання і подальшої видачі інформації, поданої у вигляді
m -розрядної кодової комбінації (кодового слова).

Регістри є найбільш розповсюдженими вузлами цифрових пристроїв. Основою побудови регістрів, як і інших послідовнісних функціональних вузлів, є тригери.

При введенні додаткових ЛЕ у схеми регістрів з їх допомогою можна здійснювати не тільки збереження, але і деяке перетворення інформації, наприклад, перетворення ПК числа у ОК і навпаки, перетворення кодового слова, що надходить у послідовній формі на паралельну, і навпаки, зсув двійкового числа на декілька розрядів праворуч або ліворуч, одержання певних числових послідовностей шляхом замикання регістра у кільце і таке інше.

У відповідності до виконуваних функцій регістри діляться на регістри без зсуву інформації (регістри пам’яті, накопичувальні або статичні регістри) і регістри зі зсувом інформації (регістри зсуву). Різновидами регістрів зсуву є кільцеві і рекурентні регістри.

За способом подання (формою) вхідних і вихідних кодових слів розрізняють такі типи регістрів:

- із паралельним прийомом і видачею інформації (паралельні регістри);

- із послідовним прийомом і видачею інформації (послідовні регістри);

- із послідовним прийомом і паралельною видачею інформації або навпаки (паралельно-послідовні регістри).

Регістри з послідовним прийомом або видачею інформації є регістрами зсуву. За напрямком зсуву можуть бути регістри зі зсувом праворуч, ліворуч або реверсивні (з можливістю зсуву в обох напрямках).

У залежності від числа вхідних і вихідних каналів регістри діляться на однофазні (сигнали передаються по одному каналу) та парафазні (сигнали передаються по двох каналах – прямому й інверсному). Парафазні регістри реалізуються на RS- або JK- тригерах, однофазні – на D -тригерах. Регістри характеризуються числом розрядів оброблюваного кодового слова і швидкодією, яка обумовлена максимальною тактовою частотою прийому, передавання і зсуву інформації.

Регістр пам’яті (паралельний регістр)

Регістр, що виконує запис числа, збереження і видачу його ПК або ОК усіма розрядами одночасно називається регістром паралельної дії (регістром пам’яті). Схема такого регістра зображена на рисунку 3.10.

Рис. 3.10. Схема паралельного регістра

Вихідний стан (усі тригери встановлені у "0") забезпечується подачею імпульсу на вхід R (скидання). Вхідне кодове слово подається усіма розрядами одночасно на входи Х₀…Х_n. Якщо в момент подачі вхідного кодового слова на вході „Зап” (запис коду) є рівень логічної 1, то розряди слова надходять на входи S відповідних RS -тригерів. Припустимо, що Х₀ = 1, Х₁ = 0. Тоді перший RS -тригер буде встановлений в одиничний стан (Q = 1), а другий залишиться в нульовому стані. Таким чином, вхідне кодове слово буде записано у регістр і може зберігатися там як завгодно довго (до подачі імпульсу скидання), якщо на вході „Зап” діє рівень логічного нуля (якщо на цьому вході діє логічний нуль, то на виходах елементів ТА № 1 і № 2 – теж логічні нулі, і зміна Х₀, Х₁ не впливає на стан тригерів).

Інформація, що записана в регістрі, може бути отримана в будь-який момент часу у ПК або у ЗК. Якщо на входах „ЗПК” (зчитування прямим кодом) і „ЗОК” (зчитування оберненим кодом) – рівні логічного нуля, то на виходах логічні нулі незалежно від стану тригерів, тобто інформація, що зберігається, на виходи регістра не потрапляє.

Якщо на вхід «ЗПК» поданий рівень логічної 1, то на виходи регістра надходить збережене кодове слово у ПК (). Якщо на вхід „ЗОК” поданий рівень логічної 1, то на виходи регістра надходить збережене кодове слово у ОК ().

Таким чином, розглянутий регістр дійсно виконує функції запису, збереження і видачі кодових слів у ПК або ОК усіма розрядами одночасно.

УГП чотирирозрядного паралельного регістра показано на рисунку 3.11.

Із статичних регістрів, шляхом їх паралельного з’єднання, складаються блоки регістрової пам’яті – регістрові файли. Регістрові файли широко застосовуються, наприклад, як статичні ОЗП.

Регістр зсуву

Регістр зсуву – це група тригерів, з’єднаних таким чином, що інформація з кожного тригера може передаватися до наступного тригера, зсуваючи код, записаний у ньому.На рисунку 3.12 показана схема регістра зсуву, що складається з послідовно з’єднаних D -тригерів із динамічними входами синхронізації.

Рис. 3.12. Схема регістра зсуву

Розряди кодового слова подаються на вхід Х послідовно. По передньому фронту синхронізуючого імпульсу С інформація із входу Х записується в перший тригер (). Ця інформація (0 або 1) зберігається у тригері Т1 один такт до надходження наступного синхроімпульсу. У наступному такті ця інформація надійде до тригера Т2, а до тригера Т1 надійде наступний розряд кодового слова, тобто в такому регістрі відбувається зсув даних від тригера до тригера:

Нехай на вхід регістра надходить кодове слово 1011 молодшим розрядом уперед. Тоді функціонування регістра описується таблицею переходів (табл. 3.6).

Такти	Стани тригерів регістра
Q₁	Q₂	Q₃	Q₄
Початковий стан

З таблиці видно, що після чотирьох тактів роботи регістра чотирирозрядне кодове слово буде повністю записано у регістр.

У розглянутому випадку зсув інформації здійснювався в напрямку молодших розрядів (праворуч). Також використовуються і регістри зі зсувом ліворуч та реверсивні, що змінюють напрямок зсуву інформації у залежності від значення спеціального керуючого сигналу.

Напрямок зсуву кодового слова, якщо це необхідно, може бути вказаний стрілкою в УГП регістра, як показано у таблиці 3.7.

Таблиця 3.7

Вид регістра	Регістр зі зсувом праворуч	Регістр зі зсувом ліворуч	Реверсивний регістр
Елемент УГП	RG	RG	RG

Зміна напрямку зсуву інформації у регістрі досягається шляхом відповідної комутації з’єднань тригерів регістра через додаткові логічні кола за допомогою спеціальних сигналів управління.

Регістри зсуву застосовуються для:

- перетворення паралельних кодових слів у послідовні і навпаки;

- у схемах множення і ділення (зсув двійкового числа ліворуч або праворуч відповідає його множенню або діленню на два);

- для затримки інформації, що передається, на n тактів.

Кільцеві та рекурентні регістри.

Кільцеві і рекурентні регістри є різновидами регістрів зсуву. Наприклад розглянутий раніше регістр зсуву може бути перетворений у кільцевий, якщо вихід тригера Т4 (молодшого розряду Х₀)з’єднати з входом тригера Т1 (старшого розряду Х₃), як показано на рисунку 3.13.

Елемент АБО в схемі застосовується для відокремлення сигналу, що надходить з виходу регістра на його вхід від сигналу „початкове встановлення” (ПВ). Для забезпечення початкового стану (встановлення всіх тригерів регістра у стан 0) потрібно у схемі регістра передбачити коло скидання (вхід R).

На початку роботи регістра у тригер Т1 записується одиниця шляхом подання сигналу встановлення на вхід ПВ. Потім на синхровходи тригерів подаються сигнали зсуву С = 1, у результаті чого у кожному такті одиниця переноситься з попереднього тригера у наступний, циркулюючи по кільцю. Вона по черзі з’являється на виходах тригерів Х₃, Х₂, Х₁, Х₀ і так далі.

Кільцеві регістри використовуються як розподільники імпульсів у декілька каналів та для послідовного управління декількома різними вузлами або пристроями.

У техніці зв’язку широке застосування знайшли так звані рекурентні регістри.

Рекурентний регістр формує на виході періодичну рекурентну послідовність нулів і одиниць довжиною , де m – кількість тригерів у регістрі.

Рекурентний регістр утворюється з кільцевого, якщо вихід його замикається на вхід не безпосередньо, а через кола ЛЗЗ. Звичайно в складі ЛЗЗ використовують суматор по модулю два, який одним входом підключений до виходу регістра Х₀, а іншим – до виходу одного з його проміжних розрядів. Схема такого регістра показана на рисунку 3.14.

Послідовності, що утворюються на виходах такого чотирирозрядного рекурентного регістра, подані у таблиці функціонування 3.8.

Рис. 3.14. Рекурентний регістр

Як видно з аналізу таблиці, повторення вихідних комбінацій регістра починається після 15-ти тактів роботи (16-ий рядок співпадає з першим, однак, уже при відсутності імпульсу початкового встановлення).

Рекурентні регістри з великим числом тригерів (інші назви – поліноміальні лічильники, генератори псевдовипадкових послідовностей) застосовуються для одержання довгих кодових комбінацій (рекурентних послідовностей), що наближаються за своїми статистичними характеристиками до флуктуаційного (білого) шуму.

Таблиця 3.8

№ такту	ПВ	Х₀ (Вихід)	Х₁	Х₂	Х₃	Вихід суматора

Вони використовуються в пристроях тестового діагностування цифрових схем, для розв’язування математичних задач методом Монте-Карло, при стохастичному моделюванні систем. У техніці зв’язку рекурентні регістри застосовуються для криптостійкого кодування інформації, для формування сигналів фазування в системах передавання даних; для отримання так званих виборчих кодів та ін.

⇐ Предыдущая 11 12 13 14 151617 18 19 20 Следующая ⇒