 |
Логические элементы с тремя состояниями
|
|
|
|
4.4.1. Работа на общую шину
Общая шина в цифровых электронных схемах (например, в компьютере) может быть 8-ми, 16-ти, 32-х разрядная, и т. д., фактически – это 8, 16, 32 и т. д. параллельных проводов, к которым присоединены одновременно практически все цифровые схемы ЭВМ.
При одновременной работе стандартные ИС будут создавать очень большую токовую и мощностную нагрузку, так как все схемы включены параллельно. Кроме того, это может ухудшить передние и задние фронты прямоугольных логических сигналов, а также снизить быстродействие. При работе на общую шину применяют ИС с тремя логическими состояниями. В этих схемах имеется дополнительный адресный запирающий вход, при наличии сигнала на котором внутренний выходной каскад ЛЭ вентиля устанавливается в третье состояние – бесконечного выходного сопротивления (обрыва выходной цепи), независимо от того, какие логические сигналы присутствуют на других входах вентиля, т. е. этот ЛЭ как бы отключается от цифровой схемы, и соответственно не потребляет ток и мощность и не влияет на временные параметры.
Выходы с ОК или с тремя состояниями могут быть не только у ИС вентилей и инверторов, но и в других цифровых устройствах: счетчиках, регистрах, мультиплексорах и т. д. Кроме того, наличие адресного входа у вентиля обеспечивает прием и передачу информации только по заданному адресу.
Пример реальной интегральной микросхемы, содержащей логические элементы с тремя состояниям: К155ИР15 – внутри одного корпуса ИМС расположены четырехразрядный регистр памяти с тремя состояниями на выходах.
Цифровые триггеры
Триггер – это цифровое устройство с памятью, имеющее два устойчивых состояния. В общем случае триггер имеет два входа и два выхода (
- прямой выход, 
- инверсный выход). Состояние триггера, при котором = 1, = 0 называется единичным состоянием. При нулевом состоянии триггера сигналы на выходах – обратные: = 0, = 1. При поступления сигналов на входы триггера, в зависимости от его состояния, происходит либо переключение триггера в противоположное состояние, либо текущее состояние сохраняется.
|
|
|
Различают триггеры: 
- типов и другие, в зависимости от функциональных связей между логическими элементами внутри триггера.
4.5.1. 
– триггер
Таблица 4.10.
Таблица состояний 
– триггера
 
| 
| 
| 
|
| Неопределённое (запрет) | |||
| -1
| -1
| ||
| (предыдущее) |
Рис.4.25. Условное обозначение – триггера
У триггеров этого типа имеется вход установки S (set) и вход сброса R (reset), а также прямой Q и инверсный выходы. Общее обозначение триггера в схемах показано на рисунке 4.25, а на рисунке 4.26 представлена внутренняя структура этого триггера. Алгоритм функционирования описан в таблице состояний, а также иллюстрируется на временной диаграмме – рисунок 4.27.
Рис.4.26. Внутренняя структура – триггера
| 
Рис.4.27. Временная диаграмма – триггера
|
Более известен и широко используется в практике модификация этого триггера: RS – триггер.
4.5.2. RS – триггер
RS -триггер является элементарной ячейкой памяти. Он образуется усложнением предыдущей схемы путем добавления инверторов на входах S (Set – установка) и R (Reset – сброс). Для RS – триггера состояние: R = 1, S = 1 является запрещенной комбинацией, поскольку при этом образуется неопределенность состояний сигналов на выходах. Этот случай называют эффектом «состязаний» или «гонок», поскольку, при двух единичных входных сигналах, один из них (любой – R или S) на практике всегда поступает на несколько наносекунд раньше, чем другой, и триггер воспримет это как входную комбинацию «0-1» или «1-0» и установится в одно из своих устойчивых состояний. В этом и заключена неопределенность. Для исключения подобных неопределенностей применяют другие типы триггеров.
|
|
|
Таблица 4.11.
Таблица состояний RS – триггера
Рис.4.28 Условное обозначение
RS – триггера
| R | S |
|
|
| - 1
| -1
| |||
| запрет | ||||
Рис.4.29. Внутренняя структура
RS – триггера
|
Рис.4.30. Временная диаграмма RS – триггера |
Триггеры типов и RS могут быть реализованы, в том числе, на основе логических элементов 2И-НЕ, входящих в состав различных серий интегральных микросхем, например серий 555 или 155. В частности, внутри одного корпуса микросхемы типа К155ЛА3 содержится четыре таких вентиля, что позволяет создать один прямой RS – триггер или два инверсных – триггера.
4.5.3. JK – триггеры
Свободны от недостатков эффекта «состязания» JK - триггеры. У них нет запрещенных комбинаций входных сигналов. На рисунке 27 показано обозначение JK - триггеров на принципиальных схемах, а на рисунке 28 - внутренняя структура этого триггера. Работа JK - триггера поясняется временной диаграммой - рисунок 29. Алгоритм функционирования такого триггера описывается следующей таблицей состояний:
Таблица 4.12.
Таблица состояний
JK – триггера
Рис.4. 31. Условное обозначение
JK – триггера в схемах
| J | K |
|
|
| -1
| -1
| |||
| -1
| -1
| |||
Как видно из таблицы состояний, в отличие от RS – триггера, JK – триггер, при одновременном поступлении на его входы сигналов логической «1», меняет состояние своих выходов на противоположное, что исключает неопределенность.
Рис.4.32. Внутренняя структура JK – триггера
Рис.4.33 Временная диаграмма работы JK – триггера
4.5.4. Синхронизируемый (тактируемый)
JK – триггер
Разновидностью JK – триггера является синхронизируемый (тактируемый) JK – триггер (рисунок 4.34), который работает в соответствии со своей таблицей состояний лишь при разрешающем (единичном) состоянии тактирующего входа C (clock) и сохраняет внутреннее состояние при С = 0, независимо от изменения входных сигналов J или К в это время.
|
|
|
Таблица 4.13.
Таблица состояний
тактируемого JK - триггера
Рис.4.34. Условное обозначение
тактируемого JK - триггера
| C | J | K |
|
|
| -1
| 
| ||||
|
| -1
| ||||
| X | X |
| -1
|
В таблице знак «X» означает «любое» (или «0», или «1») состояние.
Внутренняя структура JK – триггера и тактирующая цепь входа C, показаны на рисунке 4.35, а на рисунке 4.36 – временная диаграмма работы триггера.
Рис. 4.35 Внутренняя структура тактируемого JK – тригерра
Рис.4.36. Временная диаграмма работы тактируемого JK – триггера
Такие JK – триггеры выпускаются в виде готовых микросхем, например типа К155ТВ1, в одном корпусе этой ИМС расположено два JK –триггера.
4.5.5. D – триггер или триггер задержки (D – delay – задержка)
Это самый распространенный тип триггеров. D – триггер образует элементарную ячейку памяти для одного бита информации (рисунок 4.37). Информация на выход триггера передается со входа D, но переключение триггера происходит лишь после поступления тактирующего сигнала на вход C.
Таблица 4.14.
Таблица состояний D – триггера
Рис.4.37. Условное обозначение
D – триггера
| C | D |
|
|
| X | -1
| -1
| ||
На рисунке 4.38 показана внутренняя структура D – триггера, а на рисунке 4.39 – временная диаграмма его работы.
Триггеры этого типа выпускаются в виде готовых цифровых интегральных микросхем, например типа К155ТМ2, К155ТМ5 и других.
Рис.4.38. Внутренняя структура D – триггера
Рис.4.39. Временная диаграмма работы D – триггера
4.5.6. Т – триггер (счетный триггер)
Его отличие состоит в том, что состояние выхода триггера изменяется сигналами только по одному входу Т (рисунок 4.40). Подача импульса на вход Т приводит к смене состояний выходов на противоположные.
Таблица 4.15.
Таблица состояний Т - триггера
Рис.4.40. Условное обозначение
Т – триггера
| Т |
|
|
| -1
| -1
| ||
| -1
| -1
| ||
Как видно из внутренней структуры (рисунок 4.41), Т – триггер образуется из D – триггера путем соединения его инверсного выхода 
со входом D, т. е. Т – триггер может быть реализован на тех же цифровых интегральных микросхемах, что и D – триггер. Работа Т – триггера происходит в соответствии с временной диаграммой (рисунок 4.42).
|
|
|
Рис.4.41. Внутренняя структура счетного Т – триггера
Реальные Т – триггеры должны иметь дифференцирующие RC –цепочки на входах внутреннего RS – триггера для укорочения длительности входных импульсов. Их длительность должна быть заведомо меньше времени задержки сигналов в элементах, образующих триггер. В противном случае существует вероятность самовозбуждения триггера.
Рис.4.42. Временная диаграмма Т – триггера
4.5.7. Триггер Шмитта
Эта схема представляет собой импульсное устройство с двумя устойчивыми состояниями. Его особенность состоит в том, что триггер Шмитта изменяет состояние своего выхода при определенном значении (величине) аналогового входного сигнала. Такой триггер применяется для формирования прямоугольных логических импульсов из аналоговых сигналов с изменяющейся амплитудой или из логических сигналов с пологими фронтами.
Рис.4.43. Триггер Шмитта. Обозначение в схемах
Рис.4.44. Триггер Шмитта на элементах «2И - НЕ»
Рис.4.45. Диаграмма работы Триггера Шмитта
U 1 – верхний порог – соответствует срабатыванию триггера для переднего фронта выходного импульса;
U 2 – нижний порог – соответствует срабатыванию триггера для заднего фронта выходного импульса;
D U вх = U 1 – U 2 – гистерезис триггера Шмитта;
R 1, R 2 – изменение порога гистерезиса.
Триггеры Шмитта производятся в виде готовых интегральных микросхем, примеры конкретных ИМС триггеров Шмитта – К118ТЛ1, К155ТЛ1 – внутри одного корпуса ИМС расположены два триггера Шмитта с логическими элементами 4И-НЕ на входах.
Регистры
Различают, по крайней мере, три вида регистров:
- памяти,
- сдвигающие,
- кольцевые.
По способу ввода и вывода информации различают регистры: с последовательным вводом и выводом (SISO: serial input – serial output); с последовательным вводом и параллельным выводом (SIPO); с параллельным вводом и выводом (PIPO: parallel input – parallel output); а также по порядку приема и выдачи информации: «первым вошел – первым вышел» (FIFO: first in – first out), «последним вошел – первым вышел» (LIFO: last in – first out) и другие комбинации.
4.6.1. Регистры памяти
Регистры памяти предназначены для хранения цифровой информации, представленной в двоичном коде. Регистры памяти представляют собой несколько стандартных D – триггеров, с общим тактирующим входом С. Для определенности рассматриваем четырехразрядные схемы регистров, поскольку они выпускаются в виде готовых цифровых интегральных микросхем (155TM5, K155TM7).
|
|
|
Рис.4.46. Регистр памяти
Работа регистра памяти происходит следующим образом: по приходу тактового импульса на вход С он принимает параллельный двоичный код со входов D1 – D4, хранит его и передает на выходы Q1 – Q4 до прихода очередного тактового импульса на вход С. Таким образом, это регистр с параллельным вводом и с параллельным выводом (PIPO).
Рис.4.47. Устройство микросхемы К155ТМ5
(четырёхразрядный регистр памяти)
Регистры памяти образуют простейшие оперативные запоминающие устройства (ОЗУ) для двоичных чисел.
4.6.2. Сдвигающие регистры
Регистры сдвига предназначены для преобразования последовательного двоичного кода в параллельный и наоборот. При поступлении на вход С тактирующего импульса, записанная в регистре информация сдвигается на один разряд вправо или влево, то есть это регистры с последовательным вводом и параллельным выводом (SIPO). Пример интегральной микросхемы данного типа – К155ИР15.
Рис.4.48. Сдвигающий регистр
4.6.3. Сдвигающие регистры на D – триггерах
Рис.4.49. Устройство микросхемы К155ИР15
D – последовательный вход;
Q – последовательный выход.
С – вход сдвига
Q1-Q4 – параллельные выходы
4.6.4. Регистры сдвига на JK – триггерах
Рис.4.50. Регистр сдвига на JK – триггерах
Таблица 4.16.
Таблица сдвига информации в регистре при сдвиге вправо
| С | Q1 | Q2 | Q3 | Q4 |
| D1 D2 D3 D4 D5 D6 | ¾ D1 D2 D3 D4 D5 | ¾ ¾ D1 D2 D3 D4 | ¾ ¾ ¾ D1 D2 D3 |
и т.д.
В таблице приняты следующие обозначения сигналов:
- D1 – информация на входе D регистра в момент первого импульса на входе С;
- D2 – информация на входе D регистра в момент второго импульса на входе С;
- D3 – информация на входе D регистра в момент третьего импульса на входе С и т.д.
Как видно из таблицы в сдвигающих регистрах возможна потеря информации. В данном примере – начиная с пятого такта информация D1, записанная ранее в регистр на первом такте «выбрасывается» из внутренних триггеров памяти. Для устранения этого эффекта используют кольцевые регистры, в которых выход последнего разряда Qn может соединяться со входом D.
4.6.5. Кольцевые регистры
Кольцевые регистры применяют для сохранения информации в сдвигающих регистрах. С этой целью внутренняя схема регистра дополняется логическим переключателем на вентилях. Состояние переключателя определяется уровнем логического сигнала на специальном управляющем входе U.
После прихода четырех тактовых импульсов на вход С, внешний вход D регистра отключается от схемы, а внутренний вход D соединяется с выходом Q4 и записанная ранее в регистр информация циркулирует по кругу (кольцу).
Рис.4.51. Схема кольцевого регистра
U – управляющий сигнал;
U = 0 – сдвиг вправо;
U = 1 – сдвиг информации со входа D по кольцу записанной информации.
4.6.6. Регистры сдвига с параллельным вводом
Большинство рассмотренных ранее регистров могут выводить информацию последовательно и (или) параллельно, но вводится информация только последовательно. Часто необходимо одновременное введение всех разрядов числа в регистр (например, при последовательном умножении и сложении). Такая схема может быть выполнена на D – триггерах.
Рис.4.52. Регистр ввода с параллельным вводом
На рисунке 4.53 четыре одинаковых логических переключателя (таких, как показан в третьем разряде регистра и для иллюстрации его условный механический аналог показан во втором разряде) осуществляют переключение входов D – триггеров либо к выходу левого соседнего D – триггера, либо к параллельному входу своего разряда; одновременное управление положением всех четырех переключателей осуществляется по входу V. При V = 0 осуществляется параллельная запись в каждый разряд. При V = 1 происходит сдвиг информации вправо (при поступлении очередного тактового импульса).
Рис.4.53. Внутренняя структура регистра сдвига
с параллельным вводом информации
Двоичные счетчики
Счетчики удобно выполнять на JK – триггерах. На рисунке 4.54 показано обозначение двоичного счетчика в схемах и таблица состояний счетчика, на рисунке 4.55 – его внутренняя структура, а на рисунке 4.56 – временная диаграмма работы.
Рис.4.54 Обозначение двоичных счетчиков в схемах
Таблица 4.17.
Таблица состояний асинхронного двоичного счетчика
| Q4 | Q3 | Q2 | Q1 | C |
далее цикл повторяется
Анализируя таблицу состояний двоичного счетчика сверху вниз можно заметить две важные закономерности:
1. Значение переменной Qi изменяются тогда, когда переменная в соседнем младшем разряде Qi-1 переходит из состояния «1» в состояние «0».
2. Значение выходной переменной Qi изменяется при поступлении очередного импульса счета, когда переменная во всех младших разрядах Qi-1 до Qi находится в состоянии «1».
Первая закономерность используется при построении асинхронных счетчиков. Вторая закономерность – при построении синхронных счетчиков.
Рис.4.55. Внутренняя структура асинхронного последовательного вычитающего счетчика
Рис.4.56. Временная диаграмма работы асинхронного двоичного счетчика
Рис.4.57. Внутренняя структура суммирующего последовательного четырёхразрядного двоичного счетчика
Во временной диаграмме (рисунок 4.56) принято, что JK – триггеры, входящие в состав двоичного счетчика, изменяют своё состояние при переходе тактового импульса из «1» в «0», то есть по заднему фронту.
Реверсивный счетчик можно получить, включив логические переключатели между тактирующим входом С последующего триггера и прямым Q и инверсным 
выходами предыдущего триггера. При этом счетчик будет работать в режиме вычитания при подключении к прямым выходам триггеров (рисунок 4.55), а в режиме суммирования – при подключении входов С к инверсным выходам триггеров (рисунок 4.57).
4.7.1. Синхронные (параллельные) счетчики
При большом числе разрядов n асинхронных счетчиков период входных импульсов становится соизмеримым со временем переключения логических элементов n-го триггера (n – число двоичных разрядов счетчика), что может привести к ложным срабатываниям и сбоям. Поэтому для последовательных асинхронных счетчиков существуют ограничения на период следования импульсов счета, который должен быть заведомо больше времени распространения сигналов в цепи (времени срабатывания одного триггера). От этого недостатка свободны синхронные (параллельные) счетчики. Здесь тактовые импульсы подаются одновременно на входы С всех разрядов, как показано на рисунке 4.58.
Рис.4.58. Внутренняя структура синхронного счетчика
Недостаток данной схемы: сложная входная цепь у триггеров последних разрядов. Для исключения этого недостатка применяют каскадное включение счетчиков, внутренние триггеры которых дополнены логическими схемами переноса (рисунок 4.59).
Логическая функция формирования сигнала переноса в старший разряд имеет следующий вид:
. (4.12)
Рис.4.59. Внутренняя структура синхронного триггера
с логическими схемами переноса
Рис.4.60. Каскадное включение двоичных счетчиков
Здесь для построения 16-ти разрядного счетчика используется четыре 4-х разрядных счетчика со входами и выходами переноса.
4.7.2. Универсальный двоичный реверсивный
синхронный четырехразрядный счетчик
Данный универсальный счетчик типа К155ИЕ7 позволяет реализовать все возможные функции двоичных счетчиков: запись информации и ее хранение, очистку памяти, счет в режиме суммирования или вычитания. Причем входы и выходы могут быть как параллельными, так и последовательными. Предусмотрено каскадное включение счетчиков для простого наращивания числа двоичных разрядов. Заданный режим работы определяется комбинациями логических сигналов на управляющих входах счетчика R и V как показано в таблице. Обозначение счетчика в схемах и его цоколевка (нумерация выводов из корпуса микросхемы) показаны на рисунке 4.61.
Рис.4.61. Назначение выводов двоичного счетчика К155ИЕ7
Таблица 4.18
Режимы работы универсального счетчика
| Вход | Выход | ||||||||
| Режим | R1 | V | D1 | D2 | +1 | -1 | Q1 | Q2 | |
| Сброс Запись Хранение Суммирование Вычитание | х | х х х х | х х х х | х х - û | х х - û | х х | х х | ||
|
|
|
